JPH0695631B2 - Voltage comparison circuit with hysteresis - Google Patents
Voltage comparison circuit with hysteresisInfo
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、しきい値電圧がヒステリシス特性を有する
電圧比較回路に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to a voltage comparison circuit in which a threshold voltage has a hysteresis characteristic.
［発明の技術的背景および問題点］ しきい値電圧がヒステリシス特性を有する電圧比較回路
は、雑音を含んだり、雑音等により変動するような入力
信号を適切に処理し、その信号の波形を整形するため等
に有効に使用され得る回路である。[Technical background and problems of the invention] A voltage comparison circuit having a threshold voltage having a hysteresis characteristic appropriately processes an input signal that contains noise or fluctuates due to noise, and shapes the waveform of the signal. It is a circuit that can be effectively used to do so.
このようにしきい値電圧がヒステリシス特性を有する回
路の一例としては従来、特開昭58−182922号に開示する
ような回路がある。この従来の回路は出力トランジスタ
の状態によってトランジスタQ8をオン・オフ制御し、こ
のトランジスタのオン・オフにより入力トランジスタの
入力回路に直列に接続されている抵抗の短絡・開放を制
御することによりしきい値電圧を可変するように構成し
ているものであるが、このように構成された回路におい
ては、入力回路に直列に接続され得る抵抗の値が入力信
号や入力トランジスタ等によって制限されるため、ヒス
テリシス幅の設定に制約がある上ヒステリシス電圧およ
びしきい値電圧を任意の値に設定できないという問題が
ある。As an example of such a circuit in which the threshold voltage has a hysteresis characteristic, there is a circuit disclosed in JP-A-58-182922. This conventional circuit controls the on / off state of the transistor Q8 according to the state of the output transistor, and the on / off state of this transistor controls the short circuit / open state of the resistor connected in series with the input circuit of the input transistor. Although it is configured to vary the value voltage, in the circuit configured in this manner, the value of the resistance that can be connected in series with the input circuit is limited by the input signal, the input transistor, etc. There is a problem that the hysteresis width and the threshold voltage cannot be set to arbitrary values due to restrictions on the setting of the hysteresis width.
［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
するところは、ヒステリシス電圧幅を任意の値に比較的
大きく設定でき、またしきい値電圧も任意の値に設定で
き、集積回路化に適したヒステリシスを有する電圧比較
回路を提供することにある。[Object of the Invention] The present invention has been made in view of the above, and an object of the present invention is to set the hysteresis voltage width to a relatively large value and to set the threshold voltage to an arbitrary value. Another object of the present invention is to provide a voltage comparison circuit which has a hysteresis and is suitable for integration into an integrated circuit.
［発明の概要］ 上記目的を達成するため、この発明は、第１の入力電圧
がベースに与えられた第１のトランジスタと、第２の入
力電圧がベースに与えられた第２のトランジスタと、こ
の第１及び第２のトランジスタのエミッタ間に接続され
た抵抗と、前記第１及び第２のトランジスタのエミッタ
へ一定の電流を供給する定電流源と、前記第１のトラン
ジスタのコレクタと定電圧源との間に接続された第３及
び第４のトランジスタと、前記第２のトランジスタのコ
レクタと前記定電圧源との間に接続された第５及び第６
のトランジスタとを備え、前記第３及び第５のトランジ
スタのベースは、前記第３のトランジスタのコレクタに
接続され、前記第４及び第６のトランジスタのベース
は、前記第４のトランジスタのコレクタに接続されてい
ることを要旨とする。[Summary of the Invention] In order to achieve the above object, the present invention comprises: a first transistor whose base is supplied with a first input voltage; and a second transistor whose base is supplied with a second input voltage. A resistor connected between the emitters of the first and second transistors, a constant current source that supplies a constant current to the emitters of the first and second transistors, a collector of the first transistor, and a constant voltage. A third and a fourth transistor connected between the source and a constant voltage source, and a fifth and a sixth transistor connected between the collector of the second transistor and the constant voltage source.
And the bases of the third and fifth transistors are connected to the collector of the third transistor, and the bases of the fourth and sixth transistors are connected to the collector of the fourth transistor. What is done is the summary.
［発明の効果］ この発明によれば、定電流源からの定電流が抵抗を介し
てまたは直接第１および第２のトランジスタを通り、更
にフリップフロップ形式に接続された第１および第２の
電流ミラー回路に流れ、これにより第１および第２のし
きい値でんつを抵抗、定電流源の電流、電流ミラー回路
の電流伝達比により任意に設定できるように構成してい
るので、ヒステリシス電圧幅が任意の値に比較的大きく
設定でき、またしきい値電圧も任意の値に設定できる
上、回路はトランジスタにより対称的に構成されている
ので、集積化に適している。また、回路の入力インピー
ダンスは高くなっており、外部回路に対して影響が少な
くなっている。EFFECTS OF THE INVENTION According to the present invention, the constant current from the constant current source passes through the resistors or directly through the first and second transistors, and further, the first and second currents connected in a flip-flop form. Since the current flows to the mirror circuit, the first and second threshold voltages can be arbitrarily set by the resistance, the current of the constant current source, and the current transfer ratio of the current mirror circuit. Since the width can be set to a relatively large value and the threshold voltage can be set to an arbitrary value, and the circuit is symmetrically configured by transistors, it is suitable for integration. Moreover, the input impedance of the circuit is high, and the influence on the external circuit is small.
［発明の実施例］ 以下、図面を用いてこの発明の実施例を説明する。Embodiments of the Invention Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例に係わるヒステリシスを有
する電圧比較回路の回路図である。同図に示す電圧比較
回路は電圧＋Vpの電源と電圧−Vnの電源との間に接続さ
れ、電圧＋Vpの電源から第１の定電流源および第２の電
流源３を介してそれぞれ第１のPNPトランジスタ５およ
び第２のPNPトランジスタ７が直列に接続されている。
第１の定電流源１の第１のトランジスタ５との接続点お
よび第２の電流源３と第２のトランジスタ７との接続点
の間、すなわち第１のトランジスタ５のエミッタと第２
のトランジスタ７のエミッタとの間には抵抗値Ｒを有す
る抵抗23が接続されている。第１のトランジスタ５のベ
ースには第１の入力電圧Vin+が供給され、第２のトラン
ジスタ７のベースには第２の入力電圧Vin-が供給されて
いる。FIG. 1 is a circuit diagram of a voltage comparison circuit having hysteresis according to an embodiment of the present invention. The voltage comparison circuit shown in the figure is connected between the power source of voltage + Vp and the power source of voltage −Vn, and is connected to the first constant current source and the second current source 3 from the power source of voltage + Vp, respectively. The PNP transistor 5 and the second PNP transistor 7 are connected in series.
Between the connection point of the first constant current source 1 with the first transistor 5 and the connection point of the second current source 3 with the second transistor 7, that is, the emitter of the first transistor 5 and the second transistor 7.
A resistor 23 having a resistance value R is connected to the emitter of the transistor 7. The base of the first transistor 5 is supplied with the first input voltage Vin + , and the base of the second transistor 7 is supplied with the second input voltage Vin − .
第１のトランジスタ５のコレクタは第１の電流ミラー回
路９を構成する一方のNPNトランジスタ13を介して電圧
−Vnの電源に接続され、第２のトランジスタ７のコレク
タは第２の電流ミラー回路11を構成する一方のNPNトラ
ンジスタ15を介して電圧−Vnの電源に接続されている。
第１の電流ミラー回路９の一方のトランジスタ13のベー
スは自己のコレクタに接続されるとともに、第１の電流
ミラー回路９を構成する他方のNPNトランジスタ17のベ
ースに接続されている。トランジスタ17のコレクタは第
２のトランジスタ７のコレクタに接続され、エミッタは
電圧−Vnの電源に接続されている。第２の電流ミラー回
路11の一方のトランジスタ15のベースは自己のコレクタ
に接続されるとともに、第２の電流ミラー回路11を構成
する他方のNPNトランジスタ19のベースに接続されてい
る。トランジスタ19のコレクタは第１のトランジスタ５
のコレクタに接続され、エミッタは電圧−Vnの電源に接
続されている。また、第２のトランジスタ７のコレクタ
は出力トランジスタ21のエミッタに接続され、出力トラ
ンジスタ21のエミッタは電圧−Vnの電源に接続され、出
力トランジスタ21のコレクタから出力電圧が取り出され
るようになっている。The collector of the first transistor 5 is connected to the power supply of the voltage -Vn via one NPN transistor 13 forming the first current mirror circuit 9, and the collector of the second transistor 7 is the second current mirror circuit 11 Is connected to the power supply of the voltage −Vn via one of the NPN transistors 15 constituting the.
The base of one transistor 13 of the first current mirror circuit 9 is connected to its own collector, and is also connected to the base of the other NPN transistor 17 constituting the first current mirror circuit 9. The collector of the transistor 17 is connected to the collector of the second transistor 7, and the emitter is connected to the power supply of the voltage -Vn. The base of one transistor 15 of the second current mirror circuit 11 is connected to its own collector, and is also connected to the base of the other NPN transistor 19 constituting the second current mirror circuit 11. The collector of the transistor 19 is the first transistor 5
, And the emitter is connected to the power supply of voltage -Vn. The collector of the second transistor 7 is connected to the emitter of the output transistor 21, the emitter of the output transistor 21 is connected to the power source of the voltage -Vn, and the output voltage is taken out from the collector of the output transistor 21. .
第１電流ミラー回路９と第２の電流ミラー回路11とはト
ランジスタ17,19のコレクタが相手の回路のトランジス
タ15,13のコレクタに交差して接続され、一方のミラー
回路がオンになった場合には、他方のミラー回路がオフ
になるように作動するフリップフロップを構成してい
る。また、第１の電流ミラー回路９の電流伝達比はn1で
あり第２電流ミラー回路11の電流伝達比はn2である。When the collectors of the transistors 17 and 19 of the first current mirror circuit 9 and the second current mirror circuit 11 are connected to intersect the collectors of the transistors 15 and 13 of the other circuit, and one of the mirror circuits is turned on. In this case, a flip-flop that operates so that the other mirror circuit is turned off is configured. The current transfer ratio of the first current mirror circuit 9 is n 1 and the current transfer ratio of the second current mirror circuit 11 is n 2 .
以上のように本発明の一実施例に係わる電圧比較回路は
構成されている。次に、その作用を第２図（ａ），
（ｂ）に示す入出力伝達特性を参照して説明する。As described above, the voltage comparison circuit according to the embodiment of the present invention is configured. Next, the action is shown in FIG.
This will be described with reference to the input / output transfer characteristic shown in (b).
最初に第２のトランジスタ７のベースに供給される第２
の入力電圧Vin−はOVの基準電位（Vin＝Ｏ）、第１及び
第２の電流源1,3から流れる電流は図示のように同じ定
電流Io、第１および第２のトランジスタ5,7のコレクタ
電流をそれぞれ図示のようにI1，I2、抵抗23に流れるｉ
は図示の矢印の方向に流れるものとする。また、第１の
トランジスタ５のベースに供給される第１の入力電圧Vi
n+と第２のトランジスタ７のベースに供給される第２の
入力電圧Vin-との差電圧を次式のように差動入力電圧Δ
Vinとして定義する。First, the second supplied to the base of the second transistor 7
Input voltage Vin− is an OV reference potential (Vin = O), and the currents flowing from the first and second current sources 1 and 3 are the same constant current Io as shown in the figure and the first and second transistors 5 and 7. i flowing in the collector current of the I 1, I 2, resistor 23, as shown respectively
Shall flow in the direction of the arrow shown. In addition, the first input voltage Vi supplied to the base of the first transistor 5 is
The differential voltage between n + and the second input voltage Vin − supplied to the base of the second transistor 7 is expressed by the differential input voltage Δ
Define as Vin.
ΔVin＝Vin+−Vin- …（１） 第２図の入出力伝達特性はこの差動入力電圧ΔVinに対
して図示されている。 ΔVin = Vin + -Vin - ... ( 1) input-output transfer characteristic of Figure 2 is illustrated for the differential input voltage .DELTA.Vin.
まず、第２図（ｂ）において点ａにある状態について説
明する。この状態は差動入力電圧ΔVinが負の大きな値
にある状態、すなわち第１のトランジスタ５のベースに
第１の入力電圧Vin+として大きな負の電圧が供給されて
いる状態である。この結果、第１のトランジスタ５は大
きな負の入力電圧Vin+である順方向ベース電圧により駆
動されて第１に定電流源１からの電流I0にみならず、抵
抗23を介して第２の電流源３からの定電流I0をも全部引
き込み、両電流の和がコレクタ電流I1として流れる。従
って、この時の第１のトランジスタ５のコレクタ電流I1
は次のとおりである。First, the state at point a in FIG. 2 (b) will be described. This state is a state in which the differential input voltage ΔVin has a large negative value, that is, a state in which a large negative voltage is supplied to the base of the first transistor 5 as the first input voltage Vin + . As a result, the first transistor 5 is driven by the forward base voltage, which is a large negative input voltage Vin + , so that the first transistor 5 is not affected by the current I 0 from the constant current source 1 and the second transistor 5 via the resistor 23. The constant current I 0 from the current source 3 is also drawn, and the sum of both currents flows as the collector current I 1 . Therefore, the collector current I 1 of the first transistor 5 at this time
Is as follows:
I1＝２I0 この結果、第２のトランジスタ７には電流は流れず、そ
のコレクタ電流I2は０である。I 1 = 2I 0 As a result, no current flows through the second transistor 7, and its collector current I 2 is zero.
I2＝０ 第１のトランジスタ５のコレクタ電流I1は第１の電流ミ
ラー回路９の一方のトランジスタ13に流れるとともに、
他方のトランジスタ17のベースにも流れ、トランジスタ
17をオンにしている。この場合、第１の電流ミラー回路
９のトランジスタ13,17間の電流伝達比がn1であるの
で、トランジスタ17はn1・I1までのコレクタ電流を流し
得る。なお、この状態においては、第２のトランジスタ
７にはコレクタ電流I2は流れていないので、第２の電流
ミラー回路11のトランジスタ15,19はオフである。従っ
て、出力トランジスタ21のベースに流れるベース電流は
ないので、出力トランジスタ21はオフであり、そのコレ
クタ出力電圧V0は高レベルである。I 2 = 0 The collector current I 1 of the first transistor 5 flows through one transistor 13 of the first current mirror circuit 9 and
It also flows to the base of the other transistor 17,
17 is turned on. In this case, since the current transfer ratio between the transistors 13 and 17 of the first current mirror circuit 9 is n 1 , the transistor 17 can pass collector currents up to n 1 · I 1 . In this state, since the collector current I 2 does not flow through the second transistor 7, the transistors 15 and 19 of the second current mirror circuit 11 are off. Therefore, since there is no base current flowing through the base of the output transistor 21, the output transistor 21 is off and its collector output voltage V 0 is at a high level.
次に、第１のトランジスタ５のベースに供給される第１
の入力電圧Vin+が大きな負の電圧が徐々に正電圧方向に
上昇し始め、第２図（ｂ）の点ａから点ｂに向かって移
動し始めると、第１のトランジスタ５のコレクタ電流I1
は入力電圧Vin+の上昇、すなわち差動入力電圧ΔVinの
正方向への変化に比例して第２図（ａ）に示すように徐
々に減少し始め、これに伴って第２の電流源３から抵抗
23を介して第１のトランジスタ５に流れていた電流も減
少するため、その減少分が第２のトランジスタ７のコレ
クタ電流I2として流れ、徐々に増大し始める。しかしな
がら、このようにして流れ始める第２のトランジスタ７
のコレクタ電流I2は、この時オンになっている第１の電
流ミラー回路９のトランジスタ17に流れるため、第２の
電流ミラー回路11には流れず、第２の電流ミラー回路11
のトランジスタ15,19はオフのままである。Next, the first supplied to the base of the first transistor 5
When the input voltage Vin + of the large negative voltage gradually starts to rise in the positive voltage direction and starts moving from point a to point b in FIG. 2B, the collector current I of the first transistor 5 1
Is gradually decreased in proportion to the increase of the input voltage Vin + , that is, the change of the differential input voltage ΔVin in the positive direction, as shown in FIG. 2 (a), and accordingly the second current source 3 Resistance from
Since the current flowing in the first transistor 5 via 23 also decreases, the decrease amount flows as the collector current I 2 of the second transistor 7 and starts to increase gradually. However, the second transistor 7 which starts flowing in this way
The collector current I 2 of the second current mirror circuit 11 does not flow into the second current mirror circuit 11 because it flows into the transistor 17 of the first current mirror circuit 9 which is turned on at this time.
Transistors 15 and 19 remain off.
第１の電流ミラー回路９のトランジスタ17は上述したよ
うにn1・I1までのコレクタ電流を流し得るので、第２の
トランジスタ７のコレクタ電流I2・がn1・I1になるまで
は第２のトランジスタ７のコレクタ電流I2は第２の電流
ミラー回路11に流れず、第２の電流ミラー回路11はオフ
の状態、従って出力トランジスタ21もオフで出力電圧V0
は高レベルにある。しかしながら、第１の入力電圧Vin+
が更に正電圧になり、差動入力電圧ΔVinも正電圧にな
って、第２のトランジスタ７のコレクタ電流I2が更に増
大し、このコレクタ電流I2が次式に示すように第１の電
流ミラー回路９のトランジスタ17のコレクタ電流n1・I1
を越えると、第２図（ｂ）に示す反転点ｂに達する。Since transistor 17 of the first current mirror circuit 9 may flow to the collector current of up to n 1 · I 1 as described above, to the collector current I 2 · of the second transistor 7 is n 1 · I 1 is The collector current I 2 of the second transistor 7 does not flow to the second current mirror circuit 11, the second current mirror circuit 11 is in the off state, and therefore the output transistor 21 is also off and the output voltage V 0
Is at a high level. However, the first input voltage Vin +
Becomes a positive voltage, the differential input voltage ΔVin also becomes a positive voltage, the collector current I 2 of the second transistor 7 further increases, and the collector current I 2 becomes the first current as shown in the following equation. Collector current n 1 · I 1 of transistor 17 of mirror circuit 9
When it exceeds, the inversion point b shown in FIG. 2 (b) is reached.
I2≧n1・I1 …（２） この反転点に達し、第２のトランジスタ７のコレクタ電
流I2がトランジスタ17のコレクタ電流n1・I1を越える
と、その越えた分の第２のトランジスタ７のコレクタ電
流I2第２の電流ミラー回路11のトランジスタ15,19に流
れて両トランジスタ15,19をオンにする。第２の電流ミ
ラー回路11の電流伝達比はn2であるので、トランジスタ
19はn2・i2までのコレクタ電流を流し得る。この結果、
第１のトランジスタ５のコレクタ電流I1は第２の電流ミ
ラー回路11のトランジスタ19のコレクタ電流として流
れ、第１の電流ミラー回路９に流れないので、第１の電
流ミラー回路９の両トランジスタ13,17はオフになる。
従って、第２のトランジスタ７のコレクタ電流I2は第２
の電流ミラー回路11に流れるとともに、出力トランジス
タ21のベースに流れて該トランジスタをオンにし、その
出力電圧V0は低レベルになる。I 2 ≧ n 1 · I 1 (2) When this inversion point is reached and the collector current I 2 of the second transistor 7 exceeds the collector current n 1 · I 1 of the transistor 17, the second excess Collector current I 2 of the transistor 7 flows to the transistors 15 and 19 of the second current mirror circuit 11 to turn on both transistors 15 and 19. Since the current transfer ratio of the second current mirror circuit 11 is n 2 , the transistor
19 can carry collector current up to n 2 · i 2 . As a result,
Since the collector current I 1 of the first transistor 5 flows as the collector current of the transistor 19 of the second current mirror circuit 11 and does not flow into the first current mirror circuit 9, both transistors 13 of the first current mirror circuit 9 , 17 is off.
Therefore, the collector current I 2 of the second transistor 7 is
Flowing in the current mirror circuit 11 and the base of the output transistor 21 to turn on the transistor, and its output voltage V 0 becomes low level.
次に、この反転点ｂにおける差動入力電圧ΔVinを第１
のしきい値電圧ΔVth1として求める。Next, the differential input voltage ΔVin at this inversion point b is
It is calculated as the threshold voltage ΔVth 1 .
まず、抵抗23を流れる電流ｉは第１および第２のトラン
ジスタ5,7のエミッタ間の電圧を抵抗23の抵抗値Ｒで割
ったものであるので、電流ｉは次式のようになる。First, the current i flowing through the resistor 23 is obtained by dividing the voltage between the emitters of the first and second transistors 5 and 7 by the resistance value R of the resistor 23, so the current i is given by the following equation.
ｉ＝（Vin+＋Vbe1−Vin-−Vbe2） ≒ΔVin/R …（３） ここにおいて、Vbe1およびVbe2はそれぞれ第１および第
２のトランジスタ5,7のベースエミッタ間の順方向電圧
であり、両電圧Vbe1、Vbe2はほぼ等しい。 i = (Vin + + Vbe 1 -Vin - -Vbe 2) ≒ ΔVin / R ... (3) wherein the forward voltage between the base and the emitter of the first and second transistors 5, 7 Vbe 1 and Vbe 2 are each And both voltages Vbe 1 and Vbe 2 are almost equal.
また、第１のトランジスタ５のコレクタ電流I1および第
２トランジスタ７のコレクタ電流I2は定電流I0と信号電
流成分ｉにより次式のように表される。Also expressed as follows by the collector current I 2 of the collector current I 1 and the second transistor 7 of the first transistor 5 is a constant current I 0 and the signal current component i.
なお、電流ｉ回路上の制限から次式の範囲の値である。 In addition, due to the limitation on the current i circuit, the value is in the range of the following equation.
−I0≦ｉ≦I0 ここで、反転点ｂにおける上式（２）に式（４）の関係
を代入すると、 （I0＋ｉ）／（I0−ｉ）＝n1 …（５） となる。この式を変形すると、 ｉ＝（n1−１）I0／（n1＋１） …（６） となる。第１のしきい値電圧ΔVth1は反転点ｂにおける
差動入力電圧ΔVinであるので、上式（３）に式（６）
を代入して第１のしきい値電圧ΔVth1は次式のようにな
る。−I 0 ≦ i ≦ I 0 Here, substituting the relationship of the equation (4) into the above equation (2) at the inversion point b, (I 0 + i) / (I 0 −i) = n 1 (5) Becomes When this equation is modified, i = (n 1 −1) I 0 / (n 1 +1) (6) Since the first threshold voltage ΔVth 1 is the differential input voltage ΔVin at the inversion point b, the equation (6) is added to the above equation (3).
And the first threshold voltage ΔVth 1 is given by the following equation.
ΔVth1＝ΔVin ＝（n1−１）ＲI0／（n1＋１） …（７） すなわち、第１のしきい値電圧ΔVth1はこの式に示すよ
うに第１の電流ミラー回路９に電流伝達比n1、抵抗23の
抵抗値Ｒ、第１の定電流源１の定電流I0により決定され
ている。ΔVth 1 = ΔVin = (n 1 −1) RI 0 / (n 1 +1) (7) That is, the first threshold voltage ΔVth 1 is the current flowing through the first current mirror circuit 9 as shown in this equation. It is determined by the transmission ratio n 1 , the resistance value R of the resistor 23, and the constant current I 0 of the first constant current source 1.
以上のように、反転点ｂに達した時点において、第２の
電流ミラー回路11はオンになるが、第１および第２のト
ランジスタ5,7は共にオンのままである。この状態から
更に第１の入力Vin+が正方向に増大して差動入力電圧Δ
Vinも正方向に増大すると、第１の定電流源１の電流I0
はほとんど第２のトランジスタ７に流れるため、第１の
トランジスタ５には電流は流れずオフとなって、第２の
トランジスタ７のコレクタ電流I2のみが流れ、第２図
（ｂ）の点ｃで示す状態になる。この状態では、出力ト
ランジスタ21は同じくオンのままであり、出力電圧も低
いレベルのままである。As described above, when the inversion point b is reached, the second current mirror circuit 11 is turned on, but both the first and second transistors 5 and 7 remain on. From this state, the first input Vin + further increases in the positive direction and the differential input voltage Δ
When Vin also increases in the positive direction, the current I 0 of the first constant current source 1
Since almost all of the current flows through the second transistor 7, no current flows through the first transistor 5 and the transistor is turned off. Only the collector current I 2 of the second transistor 7 flows, and the point c in FIG. The state becomes as shown in. In this state, the output transistor 21 also remains on and the output voltage remains at a low level.
次に、第１の入力Vin+が正の高い電圧から負電圧に徐々
に低減し始め、差動入力電圧ΔVinもこれに伴ない同様
に低減して第２図（ｂ）の点ｃから点ｄに向かって移動
し始めると、第２のトランジスタ７のコレクタ電流I2は
入力電圧Vin+の低減、すなわち差動入力電圧ΔVinの負
方向への変化に比例して第２図（ａ）に示すように徐々
に減少し始め、これに伴って第１の電流源１から抵抗23
を介して第２のトランジスタ７に流れていた電流も減少
するため、その減少分が第１のトランジスタ５のコレク
タ電流I1として流れ、徐々に増大し始める。しかしなが
ら、このようにして流れ始める第１のトランジスタ５の
コレクタ電流I1は、この時オンになっている第２の電流
ミラー回路11のトランジスタ19に流れるため、第１の電
流ミラー回路９には流れず、第１の電流ミラー回路９の
トランジスタ13,17はオンのままである。Next, the first input Vin + gradually starts to decrease from a positive high voltage to a negative voltage, and the differential input voltage ΔVin also decreases accordingly, and the point c from FIG. When it starts moving toward d, the collector current I 2 of the second transistor 7 becomes proportional to the decrease of the input voltage Vin + , that is, the change of the differential input voltage ΔVin in the negative direction, as shown in FIG. As shown, it gradually begins to decrease, and the resistance 23 from the first current source 1
Since the current flowing through the second transistor 7 via the current also decreases, the decrease amount flows as the collector current I 1 of the first transistor 5 and gradually increases. However, the collector current I 1 of the first transistor 5 which starts to flow in this way flows to the transistor 19 of the second current mirror circuit 11 which is turned on at this time, so that the first current mirror circuit 9 does not. No current flows, and the transistors 13 and 17 of the first current mirror circuit 9 remain on.
第２の電流ミラー回路11のトランジスタ19は上述したよ
うにn2・I2までのコレクタ電流を流し得るので、第１の
トランジスタ５のコレクタ電流I1がn2・I2になるまでは
第１のトランジスタ５のコレクタ電流I1は第１の電流ミ
ラー回路９に流れず、第１の電流ミラー回路９はオフの
状態、従って出力トランジスタ21もオンで出力電圧V0は
低レベルにある。しかしながら、第１の入力電圧Vin+が
更に負電圧になり、差動入力電圧ΔVinも負電圧になっ
て、第１のトランジスタ５のコレクタ電流I1が更に低減
し、このコレクタ電流I1が次式で示すように第２の電流
ミラー回路11のトランジスタ19のコレクタ電流n2・I2を
越えると、第２図（ｂ）に示す反転点ｄに達する。Since the transistor 19 of the second current mirror circuit 11 can flow the collector current of up to n 2 · I 2 as described above, the collector current I 1 of the first transistor 5 becomes n 2 · I 2 until the collector current I 1 reaches n 2 · I 2 . The collector current I 1 of the first transistor 5 does not flow to the first current mirror circuit 9, and the first current mirror circuit 9 is in the OFF state, so the output transistor 21 is also ON and the output voltage V 0 is at the low level. However, it becomes the first input voltage Vin + is more negative voltage, the differential input voltage ΔVin be a negative voltage, the collector current I 1 of the first transistor 5 is further reduced, the collector current I 1 following As shown in the equation, when the collector current n 2 · I 2 of the transistor 19 of the second current mirror circuit 11 is exceeded, the inversion point d shown in FIG. 2B is reached.
I1≧n2・I2 …（８） この反転点に達し、第１のトランジスタ５のコレクタ電
流I1がトランジスタ19のコレクタ電流n2・I2を越える
と、その越えた分の第１のトランジスタ５のコレクタ電
流I1は第１の電流ミラー回路９のトランジスタ13,17に
流れて両トランジスタ13,17をオンにする。第１の電流
ミラー回路９の電流伝達比はn1であるので、トランジス
タ17はn1・I1までのコレクタ電流を流し得る。この結
果、第２のトランジスタ７のコレクタ電流I2は第１の電
流ミラー回路９のトランジスタ17のコレクタ電流として
流れ、第２の電流ミラー回路11に流れなくなる。この結
果、第２の電流ミラー回路11の両トランジスタ15,19は
オフになるとともに、出力トランジスタ21のベース電流
はなくなり、該トランジスタをオフにし、その出力電圧
V0は高レベルに変化する。I 1 ≧ n 2 · I 2 (8) When this inversion point is reached and the collector current I 1 of the first transistor 5 exceeds the collector current n 2 · I 2 of the transistor 19, the first part of the excess is obtained. The collector current I 1 of the transistor 5 flows to the transistors 13 and 17 of the first current mirror circuit 9 to turn on both transistors 13 and 17. Since the current transfer ratio of the first current mirror circuit 9 is n 1 , the transistor 17 can flow the collector current up to n 1 · I 1 . As a result, the collector current I 2 of the second transistor 7 flows as the collector current of the transistor 17 of the first current mirror circuit 9 and stops flowing to the second current mirror circuit 11. As a result, both the transistors 15 and 19 of the second current mirror circuit 11 are turned off, the base current of the output transistor 21 disappears, the transistor is turned off, and the output voltage
V 0 goes high.
次に、この反転点ｄにおける第２のしきい値電圧ΔVth2
は上述した式（７）と同様にして求めることができる。Next, the second threshold voltage ΔVth 2 at this inversion point d
Can be obtained in the same manner as the above-mentioned equation (7).
すなわち、上式（８）に式（３），（４）の関係を代入
すると、 （I0−ｉ）／（I0＋ｉ）＝n2 …（９） となる。この式を変形すると、 ｉ＝（n2−１）I0／（n2＋１） …（10） となる。第２のしきい値電圧ΔVth2は反転点ｄにおける
差動入力電圧ΔVinであるので、上式（２）に式（10）
を代入して第１のしきい値電圧ΔVth1は次式のようにな
る。That is, by substituting the relationships of the equations (3) and (4) into the above equation (8), (I 0 −i) / (I 0 + i) = n 2 (9) When this equation is modified, i = (n 2 −1) I 0 / (n 2 +1) (10) Since the second threshold voltage ΔVth 2 is the differential input voltage ΔVin at the inversion point d, the equation (10) is added to the above equation (2).
And the first threshold voltage ΔVth 1 is given by the following equation.
ΔVth2＝ΔVin ＝−（n2−１）ＲI0／（n2＋１） …（11） すなわち、第２のしきい値電圧ΔVth2はこの式に示すよ
うに第２の電流ミラー回路11の電流伝達比n2、抵抗23の
抵抗値Ｒ、第１の定電流源１の定電流I0により決定され
ている。ΔVth 2 = ΔVin = − (n 2 −1) RI 0 / (n 2 +1) (11) That is, the second threshold voltage ΔVth 2 is calculated by the second current mirror circuit 11 as shown in this equation. It is determined by the current transfer ratio n 2 , the resistance value R of the resistor 23, and the constant current I 0 of the first constant current source 1.
以上のように、反転点ｄに達した時点においては第２の
電流ミラー回路11はオフであり、第１の電流ミラー回路
９はオンであるが、第１および第２のトランジスタ5,7
は共にオンのままである。この状態から更にに第１の入
力Vin+が負方向に低減して差動入力電圧ΔVinも負方向
に低減すると、第２の定電流源３の電流I0はほとんど第
１のトランジスタ５に流れるため、第２のトランジスタ
７には電流は流れずオフとなって、第１のトランジスタ
５のコレクタ電流I1のみが流れ、第２図（ｂ）の点ａで
示す状態に戻る。この状態で出力トランジスタ21は同じ
くオフのままであり、出力電圧も高レベルのままであ
る。As described above, the second current mirror circuit 11 is off and the first current mirror circuit 9 is on when the inversion point d is reached, but the first and second transistors 5 and 7 are
Both remain on. When the first input Vin + further decreases in this state in the negative direction and the differential input voltage ΔVin also decreases in the negative direction, the current I 0 of the second constant current source 3 almost flows through the first transistor 5. Therefore, no current flows through the second transistor 7 and the transistor is turned off. Only the collector current I 1 of the first transistor 5 flows, and the state returns to the point a in FIG. 2B. In this state, the output transistor 21 also remains off, and the output voltage remains high.
すなわち、この電圧比較回路は、入力電圧Vin+の上昇時
に対して第１のしきい値電圧ΔVATH1および入力電圧Vin
+の低減時に対して第２のしきい値電圧ΔVATH2の２つの
異なるしきい値電圧を有するのである。この両しきい値
電圧の差であるヒステリシス幅ΔVthは次式のようであ
る。That is, this voltage comparison circuit is configured such that the first threshold voltage ΔVATH 1 and the input voltage Vin are increased when the input voltage Vin + rises.
It has two different threshold voltages of the second threshold voltage ΔVATH 2 with respect to the time when + is reduced. The hysteresis width ΔVth, which is the difference between the two threshold voltages, is expressed by the following equation.
ΔVth＝ΔVth1−ΔVth2 ＝［（n1−１）／（n1−１）＋（n2−１） ／（n2＋１）］・ＲI0 …（12） このヒステリシス幅ΔVthは、第１および第２の電流ミ
ラー回路9,11の電流伝達比n1，n2、抵抗23の抵抗値Ｒ、
定電流源1,3の定電流I0によって任意の値に、かつ比較
的大きな値に設定することができる。ΔVth = ΔVth 1 −ΔVth 2 = [(n 1 −1) / (n 1 −1) + (n 2 −1) / (n 2 +1)] · R I 0 (12) This hysteresis width ΔVth is The current transfer ratios n 1 and n 2 of the first and second current mirror circuits 9 and 11, the resistance value R of the resistor 23,
It can be set to an arbitrary value and a relatively large value by the constant current I 0 of the constant current sources 1 and 3.
第３図は、第１図に示す本発明の実施例の電圧比較回路
の効果および動作を確認するために実験で使用した電圧
比較回路の回路図である。FIG. 3 is a circuit diagram of a voltage comparison circuit used in an experiment for confirming the effect and operation of the voltage comparison circuit of the embodiment of the present invention shown in FIG.
この実験回路においては、電圧＋Ｖを10Vに設定し、電
圧−Ｖ側をアースに接続し、この10Vの電源電圧間に1K
Ωの抵抗を２個直列に接続してこの接続点から5Vの基準
電圧を第２のトランジスタ７のベースに供給している。
第１および第２の電流源1,3はPNPトランジスタをそれぞ
れ使用して定電流源を形成し、バイアス定電流I0として
それぞれ100μＡを流している。抵抗23の出移行値Ｒは1
0KΩであり、第１および第２の電流ミラー回路9,77の電
流伝達比n1、n2は両者とも３に設定されている。また、
この実験回路では電流利得を上げるために、出力トラン
ジスタを１段追加し、この追加した出力トランジスタか
ら第１図の出力電圧V0と逆極性の出力電圧Voutが出力さ
れている。In this experimental circuit, the voltage + V is set to 10V, the voltage -V side is connected to the ground, and 1K is placed between the 10V power supply voltage.
Two Ω resistors are connected in series, and a reference voltage of 5 V is supplied to the base of the second transistor 7 from this connection point.
As the first and second current sources 1 and 3, PNP transistors are used to form constant current sources, and 100 μA is supplied as the bias constant current I 0 . Outgoing transition value R of resistance 23 is 1
It is 0 KΩ, and the current transfer ratios n 1 and n 2 of the first and second current mirror circuits 9 and 77 are both set to 3. Also,
In this experimental circuit, in order to increase the current gain, one stage of output transistor is added, and the added output transistor outputs the output voltage Vout having the opposite polarity to the output voltage V 0 of FIG.
この実験回路のヒステリシス幅ΔVthは、上記各設定値
を上式（12）に代入して、 ΔVth＝1V である。The hysteresis width ΔVth of this experimental circuit is ΔVth = 1V by substituting the above set values into the above equation (12).
第４図乃至第６図はそれぞれこの実験回路の動作波形を
示しているものであり、入力電圧Vin+として三角波が印
加され、この三角波の入力電圧Vin+に対する出力電圧Vo
utの波形が入力電圧信号の周波数を1KHz,10KHz、100KHz
に可変した場合についてそれぞれ示されている。Figure 4 through Figure 6 are those which show waveforms of the experimental circuit, respectively, a triangular wave is applied as an input voltage Vin +, the output voltage Vo to input voltage Vin + of the triangular wave
The waveform of ut changes the frequency of the input voltage signal to 1KHz, 10KHz, 100KHz
It is shown for each variable.
第４図は入力信号の周波数が1KHzの場合の入力電圧Vin+
と出力電圧Voutを示している波形である。図において縦
方向の電圧スケールは１目盛り当り1Vであり、横方向の
電圧の時間スケールは１目り盛り当り200μsecである。
この図において第１のしきい値電圧ΔVth1は5.65V、第
２のしきい値電圧ΔVth2は4.55Vであり、ヒステリシス
幅ΔVthは1.10Vである。Figure 4 shows the input voltage Vin + when the frequency of the input signal is 1KHz.
And the output voltage Vout. In the figure, the voltage scale in the vertical direction is 1 V per scale, and the time scale of the horizontal voltage is 200 μsec per scale.
In this figure, the first threshold voltage ΔVth 1 is 5.65V, the second threshold voltage ΔVth 2 is 4.55V, and the hysteresis width ΔVth is 1.10V.
第５図は入力信号の周波数が10KHzの場合の入力電圧Vin
+と出力電圧Voutを示している波形である。図において
縦方向の電圧スケールは１目盛り当り1Vであり、横方向
の時間スケールは１目盛り当り20μsecである。この図
において第１のしきい値電圧ΔVth1は5.65V、第２のし
きい値電圧ΔVth2は4.55Vであり、第４図の場合と同様
にヒステリシス幅ΔVthは1.10Vである。Fig. 5 shows the input voltage Vin when the frequency of the input signal is 10KHz.
It is a waveform showing + and the output voltage Vout. In the figure, the vertical voltage scale is 1 V per scale, and the horizontal time scale is 20 μsec per scale. In this figure, the first threshold voltage ΔVth 1 is 5.65V, the second threshold voltage ΔVth 2 is 4.55V, and the hysteresis width ΔVth is 1.10V as in the case of FIG.
第６図は入力信号の周波数が100KHzの場合の入力電圧Vi
n+と出力電圧Voutを示している波形である。図において
縦方向の電圧スケールは１目盛り当り２μsecである。
この図において第１のしきい値電圧ΔVth1は5.85V、第
２のしきい値電圧ΔVth2は4.01Vであり、ヒステリシス
幅ΔVthは1.74Vである。この100KHzにおいてヒステリシ
ス幅ΔVthが変化しているのは高速化による伝達遅れに
よるためである。Figure 6 shows the input voltage Vi when the frequency of the input signal is 100KHz.
It is a waveform showing n + and the output voltage Vout. In the figure, the voltage scale in the vertical direction is 2 μsec per scale.
In this figure, the first threshold voltage ΔVth 1 is 5.85V, the second threshold voltage ΔVth 2 is 4.01V, and the hysteresis width ΔVth is 1.74V. The reason why the hysteresis width ΔVth changes at 100 KHz is because of the transmission delay due to the speedup.
第７図はこの発明の他の実施例を示してあるものであ
る。この実施例は、第１の実施例において第１および第
２の電流ミラー回路9,11のトランジスタ17,19が１つの
トランジスタで構成されているのに対して、３個のトラ
ンジスタ17a,17b,17cおよび19a,19b,19cを並列に接続し
て構成した点が異なるのみである。この各電流ミラー回
路の電流伝達比n1、n2はそれぞれ３になっている。FIG. 7 shows another embodiment of the present invention. In this embodiment, while the transistors 17 and 19 of the first and second current mirror circuits 9 and 11 in the first embodiment are configured by one transistor, three transistors 17a and 17b, The only difference is that 17c and 19a, 19b, 19c are connected in parallel. The current transfer ratios n 1 and n 2 of each current mirror circuit are 3, respectively.
第８図はこの発明の更に他の実施例を示すものである。
この実施例は、定電流源を１つの定電流源２にし、抵抗
を２つの抵抗23a,23bにした点が第１の実施例と異なる
のみである。FIG. 8 shows still another embodiment of the present invention.
This embodiment is different from the first embodiment only in that the constant current source is one constant current source 2 and the resistors are two resistors 23a and 23b.
定電流２が１つの場合においても定電流源２がの定電流
I0が第１の入力電圧Vin+と第２の入力電圧Vin-間の電位
差に応じてトランジスタ5,7に流れ、これによりいずれ
かの電流ミラー回路がオン・オフする動作は第１図の場
合と同じである。Constant current of the constant current source 2 even when there is only one constant current 2.
I 0 flows to the transistors 5 and 7 according to the potential difference between the first input voltage Vin + and the second input voltage Vin − , and as a result, one of the current mirror circuits is turned on / off as shown in FIG. Same as the case.
この場合における動作を簡単に式を用いて説明する。
今、抵抗23aと23bとは同じ抵抗値Ｒを有するとする。抵
抗23aと23bとの接続点の電圧をＶとすると、第１および
第２のトランジスタ5,7のコレクタ電流I1、I2は次のよ
うになる。The operation in this case will be briefly described using equations.
Now, it is assumed that the resistors 23a and 23b have the same resistance value R. When the voltage at the connection point between the resistors 23a and 23b is V, the collector currents I 1 and I 2 of the first and second transistors 5 and 7 are as follows.
I1＋I2＝I0 …（13） I1＝［Ｖ−（Vin+＋Vbe）］/R …（14） I2＝［Ｖ−（Vin-＋Vbe）］/R …（15） また、差動入力電圧ΔVinは、前式（１）に式（14），
（15）の関係を代入して、 ΔVin（Ｖ−Vbe−ＲI1） −（Ｖ−Vbe−ＲI2） 従って、 I2−I1＝ΔVin/R …（16） この式と上式（13）との関係から各電流I1、I2は次式の
ようになる。 I 1 + I 2 = I 0 ... (13) I 1 = [V- (Vin + + Vbe)] / R ... (14) I 2 = [V- (Vin - + Vbe)] / R ... (15) Further, the difference The dynamic input voltage ΔVin can be calculated by the equation (14),
Substituting the relationship of (15), ΔVin (V−Vbe−RI 1 ) − (V−Vbe−RI 2 ) Therefore, I 2 −I 1 = ΔVin / R (16) This equation and the above equation (13) ) And the currents I 1 and I 2 are as follows.
I1＝（I0−ΔVin/R）/2 I2＝（I0＋ΔVin/R）/2 この各電流は第１図の場合の式（４）で表される電流を
1/2を掛けて半分にしたものと同じである。また、ヒス
テリシス幅の計算は第１図の場合と同様に行なわれる。I 1 = (I 0 −ΔVin / R) / 2 I 2 = (I 0 + ΔVin / R) / 2 These currents are expressed by the equation (4) in the case of FIG.
It is the same as multiplying by 1/2 and halving. The calculation of the hysteresis width is performed in the same way as in the case of FIG.
第９図はこの発明の実施例を示しているものである。こ
の実施例は、第１図における第１の定電流源１を削除し
て定電流源３のみにしたものである。この場合において
も定電流源３からの定電流I0は電圧Vin+とVin-との差動
入力電圧ΔVinに応じてトランジスタ5,7に流れるもので
その動作は第１図の場合と根本的には同じである。FIG. 9 shows an embodiment of the present invention. In this embodiment, the first constant current source 1 in FIG. 1 is deleted and only the constant current source 3 is used. Even in this case, the constant current I 0 from the constant current source 3 flows through the transistors 5 and 7 according to the differential input voltage ΔVin between the voltages Vin + and Vin −, and the operation is basically the same as that in FIG. Are the same.
この場合における動作を簡単に式を用いて説明する。第
１および第２のトランジスタ5,7のコレクタ電流I1、I2
は次式のようになる。The operation in this case will be briefly described using equations. Collector currents I 1 and I 2 of the first and second transistors 5 and 7
Is as follows.
I1＋I2＝I0 I1＝［（Vin-＋Vbe） −（Vin+＋Vbe）］/R ＝−ΔVin/R I2＝I0＋ΔVin/R また、第１のしきい値電圧ΔVth1に達する時点は、電流
I2からn1・I1に等しくなる点であるので、次式のように
なる。 I 1 + I 2 = I 0 I 1 = [(Vin - + Vbe) - (Vin + + Vbe)] / R = -ΔVin / RI 2 = I 0 + ΔVin / R also reaches the first threshold voltage [Delta] Vth 1 Time is current
Since it is a point where I 2 becomes equal to n 1 · I 1 , the following equation is obtained.
I2／I1＝n1 第９図においては、I1＝−ｉ、I2＝I0＋ｉであるので、
次のようになる。I 2 / I 1 = n 1 In FIG. 9, since I 1 = −i and I 2 = I 0 + i,
It looks like this:
（I0＋ｉ）／−ｉ＝n1 従って ｉ＝−I0／（n1＋１） また、電流ｉは次式で表される。(I 0 + i) / − i = n 1 Therefore i = −I 0 / (n 1 +1) Further, the current i is expressed by the following equation.
ｉ＝ΔVth1/R 従って、第１のしきい値電圧ΔVth1は次のようになる。i = ΔVth 1 / R Therefore, the first threshold voltage ΔVth 1 is as follows.
ΔVth1＝−ＲI0／（n1＋１） …（17） 同様にして、第２のしきい値電圧ΔVth2に達する時点は
電流I1がn2・I2に等しくなる点であるので、次式のよう
になる。ΔVth 1 = −RI 0 / (n 1 +1) (17) Similarly, since the current I 1 becomes equal to n 2 · I 2 at the time when the second threshold voltage ΔVth 2 is reached, It becomes like the following formula.
I1／I2＝n2 これは次式のようになる。I 1 / I 2 = n 2 This is as follows.
−i/（I0＋ｉ）＝n2 ｉ＝−n2I0／（n2＋１） また、電流ｉは次式で表される。 -I / (I 0 + i) = n 2 i = -n 2 I 0 / (n 2 +1) The current i is expressed by the following equation.
ｉ＝ΔVth2/R 従って、第２のしきい値電圧ΔVth2は次のようになる。i = ΔVth 2 / R Therefore, the second threshold voltage ΔVth 2 is as follows.
ΔVth2＝−n2ＲI0／（n2＋１） …（18） 上式（17），（18）からわかるように、n1、n2＞＞１と
した場合には、第１のしきい値電圧ΔVth1は０に近付
く。従って、この場合には第２のしきい値電圧ΔVth2の
みでヒステリシス幅を決めることができるわけである。
また、第１のしきい値電圧ΔVth1のみでヒステリシス幅
を決めたい時には第９図の定電流源を第１のトランジス
タ５側にのみ接続すればよいのである。ΔVth 2 = −n 2 RI 0 / (n 2 +1) (18) As can be seen from the above equations (17) and (18), when n 1 , n 2 >> 1, the first The threshold voltage ΔVth 1 approaches 0. Therefore, in this case, the hysteresis width can be determined only by the second threshold voltage ΔVth 2 .
Further, when it is desired to determine the hysteresis width only by the first threshold voltage ΔVth 1 , the constant current source shown in FIG. 9 may be connected only to the first transistor 5 side.
第10図はこの発明の更に別の実施例を示すものである。FIG. 10 shows still another embodiment of the present invention.
この実施例は、第１および第２のトランジスタ5,7のベ
ースに演算増幅器31,33を接続し、その非反転入力から
第１および第２の入力電圧Vin+，Vin-を供給し、第１お
よび第２のトランジスタ5,7のエミッタの電位を演算増
幅器31,33の反転入力に供給している点が第１図の実施
例と異なるのみである。このように構成することにより
第１および第２のトランジスタ5,7のベースエミッタ間
電圧Vbeによる変換誤差を補正しているものである。In this embodiment, operational amplifiers 31 and 33 are connected to the bases of the first and second transistors 5 and 7, and the first and second input voltages Vin + and Vin − are supplied from their non-inverting inputs, The difference from the embodiment of FIG. 1 is that the potentials of the emitters of the first and second transistors 5 and 7 are supplied to the inverting inputs of the operational amplifiers 31 and 33. With this configuration, the conversion error due to the base-emitter voltage Vbe of the first and second transistors 5 and 7 is corrected.
第１図はこの発明の一実施例を示すヒステリシスを有す
る電圧比較回路の回路図、第２図は第１図の回路の入出
力伝達特性図、第３図は第１図の実施例の効果を確認す
るための実験回路図、第４図乃至第６図は第３図の実験
回路の特性を示す入出力波形図、第７図乃至第10図はそ
れぞれこの発明の他の実施例を示す回路図である。 1,3……定電流源、 3,5……PNPトランジスタ、 9,11……電流ミラー回路、 13−19……NPNトランジスタ、23……抵抗。1 is a circuit diagram of a voltage comparison circuit having hysteresis showing an embodiment of the present invention, FIG. 2 is an input / output transfer characteristic diagram of the circuit of FIG. 1, and FIG. 3 is an effect of the embodiment of FIG. 4 to 6 are input / output waveform diagrams showing characteristics of the experimental circuit of FIG. 3, and FIGS. 7 to 10 show other embodiments of the present invention. It is a circuit diagram. 1,3 …… Constant current source, 3,5 …… PNP transistor, 9,11 …… Current mirror circuit, 13−19 …… NPN transistor, 23 …… Resistance.
Claims (1)
のトランジスタと、第２の入力電圧がベースに与えられ
た第２のトランジスタと、この第１及び第２のトランジ
スタのエミッタ間に接続された抵抗と、前記第１及び第
２のトランジスタのエミッタへ一定の電流を供給する定
電流源と、前記第１のトランジスタのコレクタと定電圧
源との間に接続された第３及び第４のトランジスタと、
前記第２のトランジスタのコレクタと前記定電圧源との
間に接続された第５及び第６のトランジスタとを備え、
前記第３及び第５のトランジスタのベースは、前記第３
のトランジスタのコレクタに接続され、前記第４及び第
６のトランジスタのベースは、前記第４のトランジスタ
のコレクタに接続されている電圧比較回路。1. A first input voltage applied to a base of a first input voltage.
To the base of the first transistor and the second transistor whose second input voltage is applied to the base, the resistor connected between the emitters of the first and second transistors, and the emitter of the first and second transistors. A constant current source for supplying a constant current, and third and fourth transistors connected between the collector of the first transistor and a constant voltage source,
A fifth transistor and a sixth transistor connected between the collector of the second transistor and the constant voltage source;
The bases of the third and fifth transistors are the third
A voltage comparison circuit connected to the collectors of the transistors and the bases of the fourth and sixth transistors connected to the collectors of the fourth transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062096A JPH0695631B2 (en) | 1985-03-28 | 1985-03-28 | Voltage comparison circuit with hysteresis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062096A JPH0695631B2 (en) | 1985-03-28 | 1985-03-28 | Voltage comparison circuit with hysteresis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224513A JPS61224513A (en) | 1986-10-06 |
| JPH0695631B2 true JPH0695631B2 (en) | 1994-11-24 |
Family
ID=13190177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062096A Expired - Lifetime JPH0695631B2 (en) | 1985-03-28 | 1985-03-28 | Voltage comparison circuit with hysteresis |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695631B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10145656A1 (en) * | 2001-09-15 | 2003-04-03 | Philips Corp Intellectual Pty | comparator |
| KR100849036B1 (en) | 2006-11-27 | 2008-07-29 | 주식회사 디앤에스 테크놀로지 | The comparator which has a variable hysteresis |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359352A (en) * | 1976-11-09 | 1978-05-29 | Mitsubishi Electric Corp | Comparator |
| JPS57170621A (en) * | 1981-04-10 | 1982-10-20 | Mitsubishi Electric Corp | Comparing circuit |
| JPS5954319A (en) * | 1982-09-22 | 1984-03-29 | Matsushita Electric Ind Co Ltd | Comparator |
-
1985
- 1985-03-28 JP JP60062096A patent/JPH0695631B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224513A (en) | 1986-10-06 |
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