JPS61210477A - ベクトル型連想メモリシステム - Google Patents
ベクトル型連想メモリシステムInfo
- Publication number
- JPS61210477A JPS61210477A JP59104542A JP10454284A JPS61210477A JP S61210477 A JPS61210477 A JP S61210477A JP 59104542 A JP59104542 A JP 59104542A JP 10454284 A JP10454284 A JP 10454284A JP S61210477 A JPS61210477 A JP S61210477A
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- JP
- Japan
- Prior art keywords
- vector
- register
- operand
- data
- instruction
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/901—Indexing; Data structures therefor; Storage structures
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Databases & Information Systems (AREA)
- Physics & Mathematics (AREA)
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- Computational Linguistics (AREA)
- Computing Systems (AREA)
- Software Systems (AREA)
- Complex Calculations (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高速な連想メモリシステムに係り、特にベク
トル演算機能を有するプロセッサに付加するに好適な連
想メモリシステムに関する。
トル演算機能を有するプロセッサに付加するに好適な連
想メモリシステムに関する。
従来のデータベース処理は、特開昭５８−３９３４１に
記載のように、ディスクのレコードを主記憶上に読出し
以下のレコード操作は主記憶上のアドレスを用いて実行
されている。このためディスク上のレコードアドレスか
ら主記憶のアドレスへの変換が必要となり、特に大容量
主記憶を有するシステムでは既にそのレコードが主記憶
上に存在しているかの判定に多くの処理時間を必要とし
ている。
記載のように、ディスクのレコードを主記憶上に読出し
以下のレコード操作は主記憶上のアドレスを用いて実行
されている。このためディスク上のレコードアドレスか
ら主記憶のアドレスへの変換が必要となり、特に大容量
主記憶を有するシステムでは既にそのレコードが主記憶
上に存在しているかの判定に多くの処理時間を必要とし
ている。
他方、「特集・速さを競うスーパコンピュータ」（日経
ニレ、’ ８３．４−１１）に記載のようにベクトルプ
ロセッサによる高速化技術が実現されているが、上記ア
ドレス変換を実゛行する高速なベクトル命令は実現され
ていない。
ニレ、’ ８３．４−１１）に記載のようにベクトルプ
ロセッサによる高速化技術が実現されているが、上記ア
ドレス変換を実゛行する高速なベクトル命令は実現され
ていない。
また、１台のプロセッサにおいて複数のユーザが独自の
データベースを同時にアクセスする使用形態をサポート
することのできる高速なアドレス変換機能が必要になっ
てきた。
データベースを同時にアクセスする使用形態をサポート
することのできる高速なアドレス変換機能が必要になっ
てきた。
本発明の目的は、上記アドレス変換を高速に実行するベ
クトルプロセッサに適した連想メモリシステムを提供す
ることにある。別の目的は、複数ユーザの独自のデータ
ベースが同時に使用された場合にも他ユーザ（データベ
ース処理ム）の登録した連想キーとデータを誤って参照
することを防止することができる連想型メモリシステム
を提供−することにある。
クトルプロセッサに適した連想メモリシステムを提供す
ることにある。別の目的は、複数ユーザの独自のデータ
ベースが同時に使用された場合にも他ユーザ（データベ
ース処理ム）の登録した連想キーとデータを誤って参照
することを防止することができる連想型メモリシステム
を提供−することにある。
本発明は、ベクトル形式の連想キーとデータを登録する
ことのできる連想メモリ登録ベクトル命令と、ベクトル
形式の連想キーからベクトル形式の検索出力データを取
り出す連想メモリ検索ベクトル命令を実行するベクトル
型連想メモリを開示している。またユーザの指定する連
想キー以外にユーザ識別子を加えているので、ユーザ間
で誤った連想メモリの参照が防止できる。
ことのできる連想メモリ登録ベクトル命令と、ベクトル
形式の連想キーからベクトル形式の検索出力データを取
り出す連想メモリ検索ベクトル命令を実行するベクトル
型連想メモリを開示している。またユーザの指定する連
想キー以外にユーザ識別子を加えているので、ユーザ間
で誤った連想メモリの参照が防止できる。
以下、本発明の一実施例を第１図以下により説明する。
第１図は、本実施例により実行される２種の新ベクトル
命令、連想メモリ登録ベクトル命令（以下登録命令と略
す）と連想メモリ検索ベクトル命令（以下登録命令と略
す）の命令形式を示したものである。４バイトの命令１
の前半２バイトにより上記２命令のオペコードを指定す
る。最後尾の１バイトにより、２組の汎用レジスタＲ１
とＲ２を指定する。Ｒ１で指定された汎用レジスタ２に
はベクトル要素数が格納されている。Ｒ２で指定された
汎用レジスタ３には、検索命令での検索出力データ又は
登録命令での登録入力データとしてのベクトル６の先頭
アドレスが格納されている。（Ｒ２＋１）で指定された
汎用レジスタ４には、ユーザ指定の連想キーとしてのベ
クトル７の先頭アドレスが格納されている。また、各ベ
クトルの要素は４バイトでいずれも主記憶上に連続して
格納される。
命令、連想メモリ登録ベクトル命令（以下登録命令と略
す）と連想メモリ検索ベクトル命令（以下登録命令と略
す）の命令形式を示したものである。４バイトの命令１
の前半２バイトにより上記２命令のオペコードを指定す
る。最後尾の１バイトにより、２組の汎用レジスタＲ１
とＲ２を指定する。Ｒ１で指定された汎用レジスタ２に
はベクトル要素数が格納されている。Ｒ２で指定された
汎用レジスタ３には、検索命令での検索出力データ又は
登録命令での登録入力データとしてのベクトル６の先頭
アドレスが格納されている。（Ｒ２＋１）で指定された
汎用レジスタ４には、ユーザ指定の連想キーとしてのベ
クトル７の先頭アドレスが格納されている。また、各ベ
クトルの要素は４バイトでいずれも主記憶上に連続して
格納される。
ユーザ識別レジスタ１３には各ユーザを識別するための
ユーザ識別子が格納される０本レジスタは各ユーザに固
有の値をオペレーティングシステムが設定し、ユーザは
変更することができない。
ユーザ識別子が格納される０本レジスタは各ユーザに固
有の値をオペレーティングシステムが設定し、ユーザは
変更することができない。
たとえば、■日立製作所汎用計算機Ｍ２８０Ｈ型プロセ
ッサ上のＶＯ５３エペレーテイングシステムは、コント
ロールレジスタの１番レジスタには、各ユーザ空間の仮
想／実空間アドレス変換テーブルの先頭アドレスを設定
しており、上記ユーザ識別レジスタとして使用できる。
ッサ上のＶＯ５３エペレーテイングシステムは、コント
ロールレジスタの１番レジスタには、各ユーザ空間の仮
想／実空間アドレス変換テーブルの先頭アドレスを設定
しており、上記ユーザ識別レジスタとして使用できる。
第２図は、本実施例で使用する連想メモリ２３の構成を
示したものである。各連想メモリのセルは３つのフィー
ルド（おのおのは４バイト）より構成される。第１のフ
ィールド４１にはユーザ指定の連想キーが記憶され、第
２のフィールド４２にはユーザ識別子が記憶され、第３
のフィールド４３には検索データが記憶される０本連想
メモリは、ユーザ指定の連想キーとユーザ識別子を入力
すると、第１フイールドと第２フイールドがそれぞれ入
力値と一致した連想メモリセルの検索データを出力する
。第２図には、４個のセルより構成した場合を示してい
る。
示したものである。各連想メモリのセルは３つのフィー
ルド（おのおのは４バイト）より構成される。第１のフ
ィールド４１にはユーザ指定の連想キーが記憶され、第
２のフィールド４２にはユーザ識別子が記憶され、第３
のフィールド４３には検索データが記憶される０本連想
メモリは、ユーザ指定の連想キーとユーザ識別子を入力
すると、第１フイールドと第２フイールドがそれぞれ入
力値と一致した連想メモリセルの検索データを出力する
。第２図には、４個のセルより構成した場合を示してい
る。
第３図は、連想メモリを登録／検索するベクトル処理回
路の詳細な実施例を示したものである。
路の詳細な実施例を示したものである。
最初に登録命令の動作を説明する。命令制御ユニット１
０は、命令語レジスタ１２に登録命令が入力されると命
令で指定された第１オペランドと第２オペランドの先頭
アドレスを汎用レジスタ群１１より読出し、それぞれ第
１オペランドアドレスレジスタ２６ （ＯＰＩＡＲ）と
第２オペランドアドレスレジスタ１５ （ＯＰ２ＡＲ）
に格納する。
０は、命令語レジスタ１２に登録命令が入力されると命
令で指定された第１オペランドと第２オペランドの先頭
アドレスを汎用レジスタ群１１より読出し、それぞれ第
１オペランドアドレスレジスタ２６ （ＯＰＩＡＲ）と
第２オペランドアドレスレジスタ１５ （ＯＰ２ＡＲ）
に格納する。
０ＰＩＡＲの出力はアドレス線２９を経由してバラ記憶
装置３１に読出しアドレスとして転送され、読出しデー
タは第１オペランド読出しデータレジ／１１３２ （Ｏ
ＰＩＤＲＩ） に格納される。
装置３１に読出しアドレスとして転送され、読出しデー
タは第１オペランド読出しデータレジ／１１３２ （Ｏ
ＰＩＤＲＩ） に格納される。
同時に０Ｐ２ＡＲの出力もアドレス線１７を経由してバ
ッファ記憶１８に読出しアドレスとして転送され、読出
しデータは第２オペランドデータレジスタ１９ （ＯＰ
２ＤＲ）に格納される。
ッファ記憶１８に読出しアドレスとして転送され、読出
しデータは第２オペランドデータレジスタ１９ （ＯＰ
２ＤＲ）に格納される。
０ＰＩＡＲと０Ｐ２ＡＲｊ＊、（−れぞれ＋４の加算器
３０と１６により各サイクル毎に増加され、連続したベ
クトル形式の第１オペランドと第２オペランドを各サイ
クルにそれぞれ一要素ずつ休みなく続出されている。
３０と１６により各サイクル毎に増加され、連続したベ
クトル形式の第１オペランドと第２オペランドを各サイ
クルにそれぞれ一要素ずつ休みなく続出されている。
第３図に示した連想メモリ２３は、コングルエンド方式
の４カラム＋１０−の構成になっており。
の４カラム＋１０−の構成になっており。
カラムアドレスは、ユーザ識別子レジスタ１３（ＵＳＥ
ＲＩＤＲ） ノ出力と０Ｐ２ＤＲ＋７）出力ヲ入力する
ハツシュ回路２４ （ＨＡＳＨ）により作成される。
ＲＩＤＲ） ノ出力と０Ｐ２ＤＲ＋７）出力ヲ入力する
ハツシュ回路２４ （ＨＡＳＨ）により作成される。
ＨＡＳＨでは、ＵＳＥＲＩＤＨの下位２ビツトとＯＰ２
ＤＲの下位２ビツトをそれぞれ同じビット位置同志のＥ
ｘｃｌｕｓｉｖｅ ＯＲ演算した２ビツトをカラムアド
レスとして出力する。
ＤＲの下位２ビツトをそれぞれ同じビット位置同志のＥ
ｘｃｌｕｓｉｖｅ ＯＲ演算した２ビツトをカラムアド
レスとして出力する。
登録命令では、 ＲＡＳＨのカラムアドレスで指定され
た連想メモリセルの第１フイールドにＯＰ ２ ＤＲの
出力を、第２フイールドに０Ｐ２ＤＲの出力を、第３フ
イールドに０ＰＩＤＲＩの出力を書込む。
た連想メモリセルの第１フイールドにＯＰ ２ ＤＲの
出力を、第２フイールドに０Ｐ２ＤＲの出力を、第３フ
イールドに０ＰＩＤＲＩの出力を書込む。
本書込みは各サイクル毎に休みなく実行される。
次の検索命令の動作について説明する。命令制御ユニッ
ト１０は登録命令と同様に、第１オペランドと第２オペ
ランドの先頭アドレスをそれぞれ０ＰＩＡＲとＯＰ ２
Ａ Ｒ＆：格納する。
ト１０は登録命令と同様に、第１オペランドと第２オペ
ランドの先頭アドレスをそれぞれ０ＰＩＡＲとＯＰ ２
Ａ Ｒ＆：格納する。
第２オペランドの各ベクトル要素は、ｑｉ録命令と同様
にバッファ装置１８から読出されＯＰ ２ ［）Ｒに格
納され、０Ｐ２ＤＲ（７）出力はＵＳｔ！ＲＩＤＲ（７
）出力とともにＲＡＳＨの入力となり連想メモリのカラ
ムアドレスとなる。
にバッファ装置１８から読出されＯＰ ２ ［）Ｒに格
納され、０Ｐ２ＤＲ（７）出力はＵＳｔ！ＲＩＤＲ（７
）出力とともにＲＡＳＨの入力となり連想メモリのカラ
ムアドレスとなる。
検索命令では、 ＲＡＳＨのカラムアドレスが指定した
連想メモリセルが読出され、第１フイールドの出力（デ
ータ線２５）と第２フイールドの出力（データ線３５）
は、比較回路２１を使用してそれぞれ０Ｐ２ＤＲとＵＳ
ＥＲＩＤＲの出力との一致を判定される。比較回路２１
は同フィールドがともに一致とだ時、ゲート２２を制御
することにより。
連想メモリセルが読出され、第１フイールドの出力（デ
ータ線２５）と第２フイールドの出力（データ線３５）
は、比較回路２１を使用してそれぞれ０Ｐ２ＤＲとＵＳ
ＥＲＩＤＲの出力との一致を判定される。比較回路２１
は同フィールドがともに一致とだ時、ゲート２２を制御
することにより。
連想メモリセルの第３フイールドの出力（データ線２７
）を第１オペランド書込みデータレジスタ（ＯＰＩＤＲ
２）に格納し、次のサイクルには０ＰＩＡＲの出力を書
込みアドレスとして０ＰＩＤＲＩの出力がバッファ族Ｗ
１３１に書込まれる。
）を第１オペランド書込みデータレジスタ（ＯＰＩＤＲ
２）に格納し、次のサイクルには０ＰＩＡＲの出力を書
込みアドレスとして０ＰＩＤＲＩの出力がバッファ族Ｗ
１３１に書込まれる。
０ＰＩＡＲは、加算器３０により各サイクル毎に休みな
く増加して行くので、第１オペランドには連想メモリ中
に第２オペランドベクトルの各要素であるユーザ指定の
連想キーとユーザ識別子がともに一致するセル中の検策
データの内容が各サイクル毎に書込まれている。但し、
一致する連想メモリセルが存在しない時には、第１オペ
ランドの該当要素にも何も書かない。
く増加して行くので、第１オペランドには連想メモリ中
に第２オペランドベクトルの各要素であるユーザ指定の
連想キーとユーザ識別子がともに一致するセル中の検策
データの内容が各サイクル毎に書込まれている。但し、
一致する連想メモリセルが存在しない時には、第１オペ
ランドの該当要素にも何も書かない。
第３図のバッファ装置１８．３１は主記憶装置３４を高
速にアクセスするために使用される。
速にアクセスするために使用される。
第１図以降の実施例では、４カラム×１０−のコングル
エンド方式の連想メモリを用いているが、カラム数の増
加は勿論、ロー数の増加も容易に実現できる。ロー数が
増加した場合には、ロー間のりプレイスメント制御を必
要とするがこれは公知の技術で実現できる。
エンド方式の連想メモリを用いているが、カラム数の増
加は勿論、ロー数の増加も容易に実現できる。ロー数が
増加した場合には、ロー間のりプレイスメント制御を必
要とするがこれは公知の技術で実現できる。
本実施例では、検索命令において一致する連想メモリセ
ルが存在しなかった時、該当第１オペランド要素には何
も書込まない仕様になっているが。
ルが存在しなかった時、該当第１オペランド要素には何
も書込まない仕様になっているが。
特定のパターンたとえば＃０”を書込む仕様でも本発明
は適用可能である。さらに、存在の有無を示すビット列
を第３のオペランドとして指定する方式への拡張も容易
である。
は適用可能である。さらに、存在の有無を示すビット列
を第３のオペランドとして指定する方式への拡張も容易
である。
本発明によれば、連想メモリへの登録も読出しも要素当
り１サイクルしか時間を要しない、従来は、連想キーの
読出し、連想メモリのカラムアドレスの算定、連想メモ
リの読出し、連想メモリ出力の比較、検索出力の書込み
が逐次以上され各処理が１命令１サイクルで実行されて
も５サイクルを必要としており、５倍の高速化が実現さ
れている。
り１サイクルしか時間を要しない、従来は、連想キーの
読出し、連想メモリのカラムアドレスの算定、連想メモ
リの読出し、連想メモリ出力の比較、検索出力の書込み
が逐次以上され各処理が１命令１サイクルで実行されて
も５サイクルを必要としており、５倍の高速化が実現さ
れている。
また、本発明ではユーザが任意に書換えることのできな
いユーザ固有のユーザ識別子も連想メモリに格納してい
るので、他のユーザが格納した連想メモリセルの内容を
誤って使用する危険性が無％Ｎ。
いユーザ固有のユーザ識別子も連想メモリに格納してい
るので、他のユーザが格納した連想メモリセルの内容を
誤って使用する危険性が無％Ｎ。
第１図は、連想メモリ登録ベクトル命令と連想メモリ検
索ベクトル命令の命令形式図、第２図は連想メモリ構成
図、第３図は連想メモリ登録／検索ベクトル処理回路の
構成図。 １・・・新設ベクトル命令語、６・・・第１オペランド
ベクトル、７・・・第２オペランドベクトル、１３・・
・ユーザ識別レジスタ、２，３．４・・・汎用レジスタ
、２３・・・連想メモリ、２６・・・第１オペランドア
ドレスレジスタ、１５・・・第２オペランドアドレスレ
ジスタ、１６．３０・・・加算器、２１・・・比較器、
１８゜３１・・・バッファ装置！。 手 続 補 正 書 昭和６惺 ８月２１１
索ベクトル命令の命令形式図、第２図は連想メモリ構成
図、第３図は連想メモリ登録／検索ベクトル処理回路の
構成図。 １・・・新設ベクトル命令語、６・・・第１オペランド
ベクトル、７・・・第２オペランドベクトル、１３・・
・ユーザ識別レジスタ、２，３．４・・・汎用レジスタ
、２３・・・連想メモリ、２６・・・第１オペランドア
ドレスレジスタ、１５・・・第２オペランドアドレスレ
ジスタ、１６．３０・・・加算器、２１・・・比較器、
１８゜３１・・・バッファ装置！。 手 続 補 正 書 昭和６惺 ８月２１１
Claims (1)
- ユーザの指定する第１の連想キーに加えてユーザ識別
子を第２の連想キーとして格納する連想メモリと、主記
憶上のベクトル形式の連想キー群を連続して読出す第１
のベクトル読出し回路と、上記連想メモリの出力を上記
主記憶上にベクトル形式で書込むベクトル書込み回路を
有することを特徴とするベクトル型連想メモリシステム
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104542A JPS61210477A (ja) | 1984-05-25 | 1984-05-25 | ベクトル型連想メモリシステム |
| US06/737,453 US4780810A (en) | 1984-05-25 | 1985-05-24 | Data processor with associative memory storing vector elements for vector conversion |
| DE19853518818 DE3518818A1 (de) | 1984-05-25 | 1985-05-24 | Datenverarbeitungsvorrichtung und verfahren und vorrichtung zur umsetzung von datenelementen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104542A JPS61210477A (ja) | 1984-05-25 | 1984-05-25 | ベクトル型連想メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210477A true JPS61210477A (ja) | 1986-09-18 |
Family
ID=14383374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104542A Pending JPS61210477A (ja) | 1984-05-25 | 1984-05-25 | ベクトル型連想メモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4780810A (ja) |
| JP (1) | JPS61210477A (ja) |
| DE (1) | DE3518818A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621067A (ja) * | 1985-02-25 | 1987-01-07 | Hitachi Ltd | ベクトル処理装置 |
| US5086498A (en) * | 1987-01-23 | 1992-02-04 | Hitachi, Ltd. | Parallel computer with asynchronous communication facility |
| JPS63251835A (ja) * | 1987-04-08 | 1988-10-19 | Hitachi Ltd | ベクトル処理装置 |
| US5297255A (en) * | 1987-07-28 | 1994-03-22 | Hitachi, Ltd. | Parallel computer comprised of processor elements having a local memory and an enhanced data transfer mechanism |
| US5710932A (en) * | 1987-07-28 | 1998-01-20 | Hitachi, Ltd. | Parallel computer comprised of processor elements having a local memory and an enhanced data transfer mechanism |
| EP0380574B1 (en) * | 1987-10-07 | 1997-01-08 | GORBATENKO, George G. | Memory spaced array for storing relational data |
| JPH07104868B2 (ja) * | 1988-04-08 | 1995-11-13 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | データ記憶検索システム |
| US6112019A (en) * | 1995-06-12 | 2000-08-29 | Georgia Tech Research Corp. | Distributed instruction queue |
| US6424969B1 (en) * | 1999-07-20 | 2002-07-23 | Inmentia, Inc. | System and method for organizing data |
| US6944619B2 (en) * | 2001-04-12 | 2005-09-13 | Primentia, Inc. | System and method for organizing data |
| US6889225B2 (en) * | 2001-08-09 | 2005-05-03 | Integrated Silicon Solution, Inc. | Large database search using content addressable memory and hash |
| US20040158561A1 (en) * | 2003-02-04 | 2004-08-12 | Gruenwald Bjorn J. | System and method for translating languages using an intermediate content space |
| JP4681863B2 (ja) * | 2004-11-30 | 2011-05-11 | キヤノン株式会社 | 画像処理装置、および、その制御方法 |
| US11144522B2 (en) | 2014-10-27 | 2021-10-12 | Kinaxis Inc. | Data storage using vectors of vectors |
| US11138233B2 (en) | 2014-10-27 | 2021-10-05 | Kinaxis Inc. | Data storage using vectors of vectors |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1265006A (ja) * | 1968-11-08 | 1972-03-01 | ||
| US3699533A (en) * | 1970-10-29 | 1972-10-17 | Rca Corp | Memory system including buffer memories |
| GB1289249A (ja) * | 1971-05-05 | 1972-09-13 | ||
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| US4024508A (en) * | 1975-06-19 | 1977-05-17 | Honeywell Information Systems, Inc. | Database instruction find serial |
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