JPS61207054A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPS61207054A JPS61207054A JP60047711A JP4771185A JPS61207054A JP S61207054 A JPS61207054 A JP S61207054A JP 60047711 A JP60047711 A JP 60047711A JP 4771185 A JP4771185 A JP 4771185A JP S61207054 A JPS61207054 A JP S61207054A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- insulating film
- semiconductor substrate
- capacities
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔慮栗上の利用分野〕
本発明はＭＩ８誠半導体記憶装置特に、１トランジスタ
型記憶装置に関する。
型記憶装置に関する。
絶縁ゲートｆｆ１Ｉｔ界効果トランジスタを用いた記憶
装置として今日、最も広く用いられているものは、−個
のトランジスタ及び、それに隣接して設けられた容量と
によって構成されたいわゆる′″１１トランジスタ型憶
装置である。この記憶装置に於いては、トランジスタの
ゲートはワード線に接続され、ソース、ドレイン拡散層
の一方は、ビット線に接続され、′＃量ゲート下に蓄積
された電荷の有無が反転情報に対応する。
装置として今日、最も広く用いられているものは、−個
のトランジスタ及び、それに隣接して設けられた容量と
によって構成されたいわゆる′″１１トランジスタ型憶
装置である。この記憶装置に於いては、トランジスタの
ゲートはワード線に接続され、ソース、ドレイン拡散層
の一方は、ビット線に接続され、′＃量ゲート下に蓄積
された電荷の有無が反転情報に対応する。
近年、半導体装置の集積化の進展に伴い、素子の微細化
が要請されている。１トランジスタ型記憶装置の微細化
に於ては、情報判定の容易さ、放射線への耐性を維持す
るために、セル容量の減少は極力避けねばならない。こ
のため、従来技術では、シリコン基板に溝を堀り溝の側
面な容童部として利用することにより谷量部の平面面積
を縮小し、素子の微細化をはかっていた。
が要請されている。１トランジスタ型記憶装置の微細化
に於ては、情報判定の容易さ、放射線への耐性を維持す
るために、セル容量の減少は極力避けねばならない。こ
のため、従来技術では、シリコン基板に溝を堀り溝の側
面な容童部として利用することにより谷量部の平面面積
を縮小し、素子の微細化をはかっていた。
上述した、シリコン基板に溝を堀り容量とする技術では
、セル容ｉｌｌ’増加させるためには、溝深さを増加さ
せねばならない。通常、溝の形成には反応性イオンエツ
チングが用いられるが、溝深さを深くした場合、通常避
は難い横力向へのサイドエツチングのために、纏の開口
寸法が拡がってしまい、Ｉｌｌ接セルの溝との間隔が挟
まり、これが、セル間のパンチスルーによるリークな銹
起しメモリの誤動作な生ぜしめた。更に、エツチング時
間が増加してくると、エツチング面に振動が生じてきた
り、反応生成物が付着したシすることによりメモリセル
の電荷保持時間が劣化するという欠点があった。
、セル容ｉｌｌ’増加させるためには、溝深さを増加さ
せねばならない。通常、溝の形成には反応性イオンエツ
チングが用いられるが、溝深さを深くした場合、通常避
は難い横力向へのサイドエツチングのために、纏の開口
寸法が拡がってしまい、Ｉｌｌ接セルの溝との間隔が挟
まり、これが、セル間のパンチスルーによるリークな銹
起しメモリの誤動作な生ぜしめた。更に、エツチング時
間が増加してくると、エツチング面に振動が生じてきた
り、反応生成物が付着したシすることによりメモリセル
の電荷保持時間が劣化するという欠点があった。
本発明は、従来方法と比較して、より呆さの洩い溝でも
従来と同程度のセル容量を与える構造を提供することに
ある。本発明は半導体基板に隣を形成し、該縛の側面部
分及び底面部分に絶縁膜を形成した後、溝の側面部分上
を導′屯性物買の容量電極でおおい、更に、溝の中央部
には５ｌｉｔ性物質を埋め込み、該４４性物質は溝底面
部に於て半導体基板と連続されて電荷蓄積領域を形成し
、）５ｔｒ記容量″ＲＬ極との間には絶縁族を介するこ
とによって容量を形成し、かくしてセル容量の増加をは
かるものである。
従来と同程度のセル容量を与える構造を提供することに
ある。本発明は半導体基板に隣を形成し、該縛の側面部
分及び底面部分に絶縁膜を形成した後、溝の側面部分上
を導′屯性物買の容量電極でおおい、更に、溝の中央部
には５ｌｉｔ性物質を埋め込み、該４４性物質は溝底面
部に於て半導体基板と連続されて電荷蓄積領域を形成し
、）５ｔｒ記容量″ＲＬ極との間には絶縁族を介するこ
とによって容量を形成し、かくしてセル容量の増加をは
かるものである。
次に、図面を参照しながら、本発明の実施例について説
明する。第１図は、本発明を適用したメモリセルの断面
図を示す。図に於て、半導体基板１にはフィールド絶縁
膜２が形成されている。半導体基板内には、溝が形成さ
れ、溝の側壁には絶縁膜５が形成されている。溝の＃ｌ
壁上面には容量電極６が形成され、半導体基板表面上の
６Ａ菟憔４と連結さねている。また、溝中央部分には導
電性物質８が埋め込まれ、容量電極６との間に絶縁族を
介し、容量を形成する。４１４ｃ性物質８は溝底面に於
て基板中の反対導電型拡散層９と連結さね、電荷蓄積電
極を形成する。
明する。第１図は、本発明を適用したメモリセルの断面
図を示す。図に於て、半導体基板１にはフィールド絶縁
膜２が形成されている。半導体基板内には、溝が形成さ
れ、溝の側壁には絶縁膜５が形成されている。溝の＃ｌ
壁上面には容量電極６が形成され、半導体基板表面上の
６Ａ菟憔４と連結さねている。また、溝中央部分には導
電性物質８が埋め込まれ、容量電極６との間に絶縁族を
介し、容量を形成する。４１４ｃ性物質８は溝底面に於
て基板中の反対導電型拡散層９と連結さね、電荷蓄積電
極を形成する。
次に、本発明の詳細な説明する。
第２図では、シリコン基板にはフィールド絶縁ＭＸ２が
形成されている。次に、シリコン基板表面に絶縁膜３を
形成後、容量電極となるべき多結晶シリコン４を全面に
被着する。次に、フォトエツチング工程により、シリコ
ン基板内に溝を形成する。次に、溝側壁に絶縁膜５を形
成する。次に全面に多結晶シリコン６を被着する。次に
、第３図に示す様に、全面反応性イオンエツチングによ
り、シリコン基板表面上及び溝底面部の前記多結晶シリ
コン６を除去する。次に、多結晶シリコン６の表面に絶
縁膜を形成する。次に、第４図に示す様に溝底部の絶縁
膜を除去した後、溝内部に多結晶シリコン８を埋め込み
、不純物な拡散して溝底部の半導体基板中に基板と反対
導ｉｃｅの拡散層９を形成する。次に、第５図に示す様
に全面反応性イオンエツチングによりシリコン基板表面
上の多結晶シリコン８を除去した後溝内を絶縁物１０で
埋め込む。次に、第６図に示す様に、全面反応性イオン
エツチングにより、シリコン基板表面上の絶縁物１０を
除去する。
形成されている。次に、シリコン基板表面に絶縁膜３を
形成後、容量電極となるべき多結晶シリコン４を全面に
被着する。次に、フォトエツチング工程により、シリコ
ン基板内に溝を形成する。次に、溝側壁に絶縁膜５を形
成する。次に全面に多結晶シリコン６を被着する。次に
、第３図に示す様に、全面反応性イオンエツチングによ
り、シリコン基板表面上及び溝底面部の前記多結晶シリ
コン６を除去する。次に、多結晶シリコン６の表面に絶
縁膜を形成する。次に、第４図に示す様に溝底部の絶縁
膜を除去した後、溝内部に多結晶シリコン８を埋め込み
、不純物な拡散して溝底部の半導体基板中に基板と反対
導ｉｃｅの拡散層９を形成する。次に、第５図に示す様
に全面反応性イオンエツチングによりシリコン基板表面
上の多結晶シリコン８を除去した後溝内を絶縁物１０で
埋め込む。次に、第６図に示す様に、全面反応性イオン
エツチングにより、シリコン基板表面上の絶縁物１０を
除去する。
以下の工程は、５ｇ１図に示す様に、容量電極４及び６
上の絶縁膜を除去した後、全面に多結晶シリコン１１を
被着し、フォトエツチング工程により容量電極を形成す
る。次に、ワード線電極１２を形成し、イオン注入によ
りシリコン基板と反対導電型拡散層１３を形成し、層間
膜１４を被着後コンタクト開口を形成しビットｔｊＡ１
５を形成し【メモリセル完成できる。
上の絶縁膜を除去した後、全面に多結晶シリコン１１を
被着し、フォトエツチング工程により容量電極を形成す
る。次に、ワード線電極１２を形成し、イオン注入によ
りシリコン基板と反対導電型拡散層１３を形成し、層間
膜１４を被着後コンタクト開口を形成しビットｔｊＡ１
５を形成し【メモリセル完成できる。
以上説明したように、本発明は、溝内部に容量電極及び
電荷蓄積１Ｅ他を共に埋め込むことにより、従来と比較
して浅い溝で充分なセル容量を得ることができ、メモリ
セル間のリーク１１ＩＬｍの発生、電荷保持特性の劣化
等を防止することができる。
電荷蓄積１Ｅ他を共に埋め込むことにより、従来と比較
して浅い溝で充分なセル容量を得ることができ、メモリ
セル間のリーク１１ＩＬｍの発生、電荷保持特性の劣化
等を防止することができる。
【図面の簡単な説明】
第１図から第６図までは本発明の一実施例を説明するた
めの断面図である。 １はシリコン基板、２はフィールド絶縁膜、３は容量絶
縁膜、４は容量電極、５は容量絶縁膜、６は容量電極、
７は容量絶縁膜、８は電荷蓄積電極、９は不純物拡散層
、１０は絶縁物質、１１は容量を極、１２はワード線電
極、１３は不純物拡散層、１４は層間絶縁膜、１５はビ
ット線電極である。 ゛（
めの断面図である。 １はシリコン基板、２はフィールド絶縁膜、３は容量絶
縁膜、４は容量電極、５は容量絶縁膜、６は容量電極、
７は容量絶縁膜、８は電荷蓄積電極、９は不純物拡散層
、１０は絶縁物質、１１は容量を極、１２はワード線電
極、１３は不純物拡散層、１４は層間絶縁膜、１５はビ
ット線電極である。 ゛（
Claims (1)
- １個の絶縁ゲート型電界効果トランジスタ及びそれに
接続した容量を情報単位とするＭＩＳ型半導体記憶装置
に於て、１導電性半導体基板内に溝が形成され、該溝の
側面及び底面部の前記半導体基板表面には絶縁膜が形成
され、前記溝の側面上には基板表面との間に前記絶縁膜
を介して容量電極が形成され、前記溝中央部には、前記
容量電極との間に絶縁膜を介して電荷蓄積電極が埋め込
まれ、該電荷蓄積電極は前記溝の底面上の絶縁膜に設け
られた開口部を通じて前記溝底面の半導体基板表面に設
けられた２導電性不純物拡散層と連結されていることを
特徴とするＭＩＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047711A JPS61207054A (ja) | 1985-03-11 | 1985-03-11 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047711A JPS61207054A (ja) | 1985-03-11 | 1985-03-11 | Ｍｉｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207054A true JPS61207054A (ja) | 1986-09-13 |
Family
ID=12782888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047711A Pending JPS61207054A (ja) | 1985-03-11 | 1985-03-11 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977436A (en) * | 1988-07-25 | 1990-12-11 | Motorola, Inc. | High density DRAM |
| US5060029A (en) * | 1989-02-28 | 1991-10-22 | Small Power Communication Systems Research Laboratories Co., Ltd. | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same |
-
1985
- 1985-03-11 JP JP60047711A patent/JPS61207054A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977436A (en) * | 1988-07-25 | 1990-12-11 | Motorola, Inc. | High density DRAM |
| US5060029A (en) * | 1989-02-28 | 1991-10-22 | Small Power Communication Systems Research Laboratories Co., Ltd. | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same |
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