JPH0799769B2 - 垂直型トランジスタを有するダイナミック型半導体記憶装置およびその製造方法 - Google Patents
垂直型トランジスタを有するダイナミック型半導体記憶装置およびその製造方法Info
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- JPH0799769B2 JPH0799769B2 JP4256409A JP25640992A JPH0799769B2 JP H0799769 B2 JPH0799769 B2 JP H0799769B2 JP 4256409 A JP4256409 A JP 4256409A JP 25640992 A JP25640992 A JP 25640992A JP H0799769 B2 JPH0799769 B2 JP H0799769B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体素子の垂
直型トランジスタを有するダイナミック型半導体記憶装
置（ＤＲＡＭ）およびその製造方法に関するもので、特
にビットラインがシリコン基板内部に埋没されている垂
直型トランジスタを有するダイナミック型半導体記憶装
置およびその製造方法に関するものである。
直型トランジスタを有するダイナミック型半導体記憶装
置（ＤＲＡＭ）およびその製造方法に関するもので、特
にビットラインがシリコン基板内部に埋没されている垂
直型トランジスタを有するダイナミック型半導体記憶装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】一般的にダイナミック型半導体記憶装置
において、単位記憶素子は１つのスイッチングトランジ
スタと１つの蓄積キャパシタでなっている。記憶装置が
高集積化になるに従って単位セルの面積は減少するの
で、これにより単位セルにおいてスイッチングトランジ
スタが占有する面積と蓄積キャパシタが占有する面積も
減少しなければならない。
において、単位記憶素子は１つのスイッチングトランジ
スタと１つの蓄積キャパシタでなっている。記憶装置が
高集積化になるに従って単位セルの面積は減少するの
で、これにより単位セルにおいてスイッチングトランジ
スタが占有する面積と蓄積キャパシタが占有する面積も
減少しなければならない。
【０００３】かつ、一般的にスイッチングトランジスタ
はシリコン基板の表面に形成され、スイッチングトラン
ジスタの面積を縮めるためにはスイッチングトランジス
タのソース／ドレインの面積とゲートの面積を縮めなけ
ればならない。
はシリコン基板の表面に形成され、スイッチングトラン
ジスタの面積を縮めるためにはスイッチングトランジス
タのソース／ドレインの面積とゲートの面積を縮めなけ
ればならない。
【０００４】
【発明が解決しようとする課題】しかし、トランジスタ
のソース／ドレイン領域を縮めると、コンタクト工程の
履行が難しくなり、トランジスタのゲート領域を縮める
と、ショートチャンネルの効果が甚だしく現われる。し
たがって、スイッチングトランジスタの面積を縮めるこ
とには限界がある。この発明の目的は、高集積記憶素子
にて発生する極小素子の影響を縮めることができ、か
つ、既存のセルに比べてチップの動作時間等を縮めるこ
とができる、垂直型トランジスタを有するダイナミック
型半導体記憶装置およびその製造方法を提供することに
ある。
のソース／ドレイン領域を縮めると、コンタクト工程の
履行が難しくなり、トランジスタのゲート領域を縮める
と、ショートチャンネルの効果が甚だしく現われる。し
たがって、スイッチングトランジスタの面積を縮めるこ
とには限界がある。この発明の目的は、高集積記憶素子
にて発生する極小素子の影響を縮めることができ、か
つ、既存のセルに比べてチップの動作時間等を縮めるこ
とができる、垂直型トランジスタを有するダイナミック
型半導体記憶装置およびその製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】この発明は、垂直型トラ
ンジスタを有するダイナミック型半導体記憶装置にまず
向けられるものであって、シリコン基板（１）と、シリ
コン基板内部に形成され垂直型のチャンネル領域（６）
を形成するワードライン（５）と、ワードライン（５）
側壁に形成されるゲート酸化膜（１４）と、チャンネル
領域（６）の下部と接続されシリコン基板（１）下部に
形成されるビットライン接合領域（２）と、ビットライ
ン接合領域（２）と接続されワードライン（５）と第１
絶縁層（４′）により絶縁されるビットライン（３）
と、チャンネル領域（６）の上部と接続されてシリコン
基板（１）内部にてシリコン基板（１）の表面の下で近
接されて形成される電荷蓄積電極接合領域（８）と、電
荷蓄積電極接合領域（８）の上部と接続されワードライ
ン（５）と第２絶縁層（７）により絶縁されるパッドポ
リシリコン層（９）と、パッドポリシリコン層（９）と
コンタクト（１７）を通して接続される電荷蓄積電極
（１１）とを備え、ワードラインに電圧を供給するとき
チャンネル領域（６）がワードライン（５）側壁のシリ
コン基板（１）に形成され、これにより信号伝送体がビ
ットライン（３）にて電荷蓄積電極（１１）で相互伝達
される。
ンジスタを有するダイナミック型半導体記憶装置にまず
向けられるものであって、シリコン基板（１）と、シリ
コン基板内部に形成され垂直型のチャンネル領域（６）
を形成するワードライン（５）と、ワードライン（５）
側壁に形成されるゲート酸化膜（１４）と、チャンネル
領域（６）の下部と接続されシリコン基板（１）下部に
形成されるビットライン接合領域（２）と、ビットライ
ン接合領域（２）と接続されワードライン（５）と第１
絶縁層（４′）により絶縁されるビットライン（３）
と、チャンネル領域（６）の上部と接続されてシリコン
基板（１）内部にてシリコン基板（１）の表面の下で近
接されて形成される電荷蓄積電極接合領域（８）と、電
荷蓄積電極接合領域（８）の上部と接続されワードライ
ン（５）と第２絶縁層（７）により絶縁されるパッドポ
リシリコン層（９）と、パッドポリシリコン層（９）と
コンタクト（１７）を通して接続される電荷蓄積電極
（１１）とを備え、ワードラインに電圧を供給するとき
チャンネル領域（６）がワードライン（５）側壁のシリ
コン基板（１）に形成され、これにより信号伝送体がビ
ットライン（３）にて電荷蓄積電極（１１）で相互伝達
される。
【０００６】好ましくは、ビットライン接合領域（２）
と電荷蓄積電極（８）接合領域は、ワードライン（５）
と若干重なるように形成されるが、ワードライン（５）
とはゲート酸化膜（１４）により絶縁されてもよい。
と電荷蓄積電極（８）接合領域は、ワードライン（５）
と若干重なるように形成されるが、ワードライン（５）
とはゲート酸化膜（１４）により絶縁されてもよい。
【０００７】また、好ましくは、ビットライン（３）
は、シリコン基板（１）下部にて長く形成されてもよ
い。
は、シリコン基板（１）下部にて長く形成されてもよ
い。
【０００８】さらに、好ましくは、ワードライン（５）
は、ビットライン（３）とはシリコン基板（１）上部に
て直交方向に所定の溝に沿って長く形成されてもよい。
は、ビットライン（３）とはシリコン基板（１）上部に
て直交方向に所定の溝に沿って長く形成されてもよい。
【０００９】また、好ましくは、ワードライン（５）に
てチャンネルが形成される領域は、ビットライン（３）
とワードライン（５）が交差される領域にて、ワードラ
イン方向の１次トレンチ（ｔｒｅｎｃｈ）壁面のシリコ
ン基板にて形成されてもよい。
てチャンネルが形成される領域は、ビットライン（３）
とワードライン（５）が交差される領域にて、ワードラ
イン方向の１次トレンチ（ｔｒｅｎｃｈ）壁面のシリコ
ン基板にて形成されてもよい。
【００１０】さらに、好ましくは、シリコン基板（１）
内部にスイッチングトランジスタが形成されてもよい。
内部にスイッチングトランジスタが形成されてもよい。
【００１１】また、好ましくは、パッドポリシリコン
（９）上部に電荷蓄積電極（１１）が形成され、ステッ
キ型キャパシタを形成してもよい。
（９）上部に電荷蓄積電極（１１）が形成され、ステッ
キ型キャパシタを形成してもよい。
【００１２】この発明は、また、垂直型トランジスタを
有するダイナミック型半導体記憶装置の製造方法にも向
けられ、シリコン基板（１）を提供する段階と、基板上
部の所定部分に１次トレンチマスク（１２）を形成する
段階と、１次トレンチマスク（１２）を利用して下部の
シリコン基板（１）の所定部分をエッチングすることに
より１次トレンチを形成する段階と、１次トレンチの内
部に絶縁層を形成した後異方性のエッチング工程により
絶縁層スペーサ（１３）を１次トレンチ壁面に形成する
段階と、１次トレンチ底部にて露出されたシリコン基板
（１）の所定部分をエッチングし２次トレンチを形成す
る段階と、２次トレンチ壁面および底面のシリコン基板
（１）部分に不純物を注入させてビットライン接合領域
（２）を形成する段階と、１次トレンチおよび２次トレ
ンチ内部にビットライン用導電層を充満させた後エッチ
バック工程で２次トレンチ内部の所定領域にのみビット
ライン（３）を形成する段階と、ビットライン上部
（３）より酸化膜（４）を充満させた後シリコン基板表
面にワードラインマスク（１５）を形成する段階と、露
出されたシリコン基板（１）と下部の酸化膜（４）の所
定部分を所定の深さにエッチングし溝（２０）を形成し
た後、溝（２０）下部の露出された酸化膜（４）を１次
トレンチの底部まで所定の深さにエッチングし、第１絶
縁層（４′）を形成する段階と、シリコン基板（１）上
部のワードラインマスク（１５）を除去する段階と、溝
（２０）および露出された１次トレンチ側壁のシリコン
基板（１）にゲート酸化膜（１４）を形成する段階と、
１次トレンチ内部にワードライン用導電層を充満させた
後所定の厚さをエッチバックしてワードライン（５）を
形成する段階と、ワードライン（５）上部に所定の厚さ
の第２絶縁層（７）を形成した後第２絶縁層（７）上部
の１次トレンチ上部側壁のシリコン基板（１）に不純物
を注入させて電荷蓄積電極接合領域（８）を形成する段
階と、第２絶縁層（７）上部にパッドポリシリコン
（９）を形成した後全体構造の上部に厚い酸化膜を形成
する段階と、厚い酸化膜の所定部分を電荷蓄積電極コン
タクトマスク（１０）を利用してエッチングすることに
よりコンタクト溝を形成する段階と、コンタクト溝の上
部より電荷蓄積電極（１１）を形成する段階とを備えて
いる。
有するダイナミック型半導体記憶装置の製造方法にも向
けられ、シリコン基板（１）を提供する段階と、基板上
部の所定部分に１次トレンチマスク（１２）を形成する
段階と、１次トレンチマスク（１２）を利用して下部の
シリコン基板（１）の所定部分をエッチングすることに
より１次トレンチを形成する段階と、１次トレンチの内
部に絶縁層を形成した後異方性のエッチング工程により
絶縁層スペーサ（１３）を１次トレンチ壁面に形成する
段階と、１次トレンチ底部にて露出されたシリコン基板
（１）の所定部分をエッチングし２次トレンチを形成す
る段階と、２次トレンチ壁面および底面のシリコン基板
（１）部分に不純物を注入させてビットライン接合領域
（２）を形成する段階と、１次トレンチおよび２次トレ
ンチ内部にビットライン用導電層を充満させた後エッチ
バック工程で２次トレンチ内部の所定領域にのみビット
ライン（３）を形成する段階と、ビットライン上部
（３）より酸化膜（４）を充満させた後シリコン基板表
面にワードラインマスク（１５）を形成する段階と、露
出されたシリコン基板（１）と下部の酸化膜（４）の所
定部分を所定の深さにエッチングし溝（２０）を形成し
た後、溝（２０）下部の露出された酸化膜（４）を１次
トレンチの底部まで所定の深さにエッチングし、第１絶
縁層（４′）を形成する段階と、シリコン基板（１）上
部のワードラインマスク（１５）を除去する段階と、溝
（２０）および露出された１次トレンチ側壁のシリコン
基板（１）にゲート酸化膜（１４）を形成する段階と、
１次トレンチ内部にワードライン用導電層を充満させた
後所定の厚さをエッチバックしてワードライン（５）を
形成する段階と、ワードライン（５）上部に所定の厚さ
の第２絶縁層（７）を形成した後第２絶縁層（７）上部
の１次トレンチ上部側壁のシリコン基板（１）に不純物
を注入させて電荷蓄積電極接合領域（８）を形成する段
階と、第２絶縁層（７）上部にパッドポリシリコン
（９）を形成した後全体構造の上部に厚い酸化膜を形成
する段階と、厚い酸化膜の所定部分を電荷蓄積電極コン
タクトマスク（１０）を利用してエッチングすることに
よりコンタクト溝を形成する段階と、コンタクト溝の上
部より電荷蓄積電極（１１）を形成する段階とを備えて
いる。
【００１３】好ましくは、ビットライン（３）は、２次
トレンチ内部のポリシリコンをエッチバックして形成さ
れてもよい。
トレンチ内部のポリシリコンをエッチバックして形成さ
れてもよい。
【００１４】
【作用】本発明に従えば、ダイナミック型半導体記憶装
置の単位記憶セルがトレンチ内部に垂直に形成されるた
め、スイッチングトランジスタの面積を容易に縮めるこ
とができる。すなわち、ビットラインをシリコン基板の
内部に埋没させダイナミック型半導体記憶装置を形成す
ることにより、トランジスタにおいてビットラインが基
板上部にて占める面積を除去することができる。また、
ワードラインはトレンチ工程により基板の表面に垂直に
形成されることによって、単位セルの大きさに関係なく
ゲートの長さを長くさせることができる。したがって、
ショートチャンネル効果が縮められる。かつ、蓄積キャ
パシタはトレンチの入口にステッキ型に形成される。し
たがって、基板の表面には蓄積キャパシタのみ存在する
ので、単位セル当り蓄積キャパシタの面積は既存のセル
に比べて極大化させることができる。
置の単位記憶セルがトレンチ内部に垂直に形成されるた
め、スイッチングトランジスタの面積を容易に縮めるこ
とができる。すなわち、ビットラインをシリコン基板の
内部に埋没させダイナミック型半導体記憶装置を形成す
ることにより、トランジスタにおいてビットラインが基
板上部にて占める面積を除去することができる。また、
ワードラインはトレンチ工程により基板の表面に垂直に
形成されることによって、単位セルの大きさに関係なく
ゲートの長さを長くさせることができる。したがって、
ショートチャンネル効果が縮められる。かつ、蓄積キャ
パシタはトレンチの入口にステッキ型に形成される。し
たがって、基板の表面には蓄積キャパシタのみ存在する
ので、単位セル当り蓄積キャパシタの面積は既存のセル
に比べて極大化させることができる。
【００１５】
【実施例】以下、添付された図面を参考に本発明を詳細
に説明する。
に説明する。
【００１６】図１は本発明により製造された垂直型トラ
ンジスタを有するダイナミック型半導体記憶装置のレイ
アウト図面である。フォルドされたビットライン構造を
基にしてセルが製作された。ビットライン（３）が縦方
向に配列され、ワードライン（５）がビットライン
（３）と直交される水平方向に配列され、電荷蓄積電極
（１１）および電荷蓄積電極コンタクト（１８）が各々
配列されている。ここでデザインルールが０．３μｍに
設定されたとき、単位セル（５０）の面積は１．０５μ
ｍ2 である。したがって、単位セルの面積に対する電荷
蓄積電極が占める比率は４６％になり、この値は良好な
値であることがわかる。
ンジスタを有するダイナミック型半導体記憶装置のレイ
アウト図面である。フォルドされたビットライン構造を
基にしてセルが製作された。ビットライン（３）が縦方
向に配列され、ワードライン（５）がビットライン
（３）と直交される水平方向に配列され、電荷蓄積電極
（１１）および電荷蓄積電極コンタクト（１８）が各々
配列されている。ここでデザインルールが０．３μｍに
設定されたとき、単位セル（５０）の面積は１．０５μ
ｍ2 である。したがって、単位セルの面積に対する電荷
蓄積電極が占める比率は４６％になり、この値は良好な
値であることがわかる。
【００１７】図２は、図１のａ〜ａ′線に沿って切り取
った断面を図示したものである。すなわち、ビットライ
ンが埋没された形態の垂直型トランジスタを有するダイ
ナミック型半導体記憶装置の構造が図示されている。そ
の構造を具体的に見れば、シリコン基板（１）の内部に
１次および２次トレンチ（３０および４０）が順次的に
形成されている。かつ、単位記憶素子のスイッチングト
ランジスタが上記トレンチ内部に形成されており、キャ
パシタはシリコン基板の上部に形成される。ビットライ
ン（３）は基板（１）の２次トレンチ（４０）の内部に
形成され、基板表面とは平行に形成される。ビットライ
ン（３）の上部には第１絶縁層（４′）が形成され、上
部の１次トレンチ（３０）にはワードライン（５）が形
成し、チャンネル領域（６）が基板表面に対して垂直に
形成される。ワードライン（５）とパッドポリシリコン
（９）の間には第２絶縁層（７）が形成される。キャパ
シタの電荷蓄積電極（１１）はパッドポリシリコン
（９）の上部に形成される。かつ、接合領域（２）がワ
ードライン（５）上部のパッドポリシリコン（９）で拡
散され、接合領域（２）がワードライン（５）下部のビ
ットライン（３）で拡散される。
った断面を図示したものである。すなわち、ビットライ
ンが埋没された形態の垂直型トランジスタを有するダイ
ナミック型半導体記憶装置の構造が図示されている。そ
の構造を具体的に見れば、シリコン基板（１）の内部に
１次および２次トレンチ（３０および４０）が順次的に
形成されている。かつ、単位記憶素子のスイッチングト
ランジスタが上記トレンチ内部に形成されており、キャ
パシタはシリコン基板の上部に形成される。ビットライ
ン（３）は基板（１）の２次トレンチ（４０）の内部に
形成され、基板表面とは平行に形成される。ビットライ
ン（３）の上部には第１絶縁層（４′）が形成され、上
部の１次トレンチ（３０）にはワードライン（５）が形
成し、チャンネル領域（６）が基板表面に対して垂直に
形成される。ワードライン（５）とパッドポリシリコン
（９）の間には第２絶縁層（７）が形成される。キャパ
シタの電荷蓄積電極（１１）はパッドポリシリコン
（９）の上部に形成される。かつ、接合領域（２）がワ
ードライン（５）上部のパッドポリシリコン（９）で拡
散され、接合領域（２）がワードライン（５）下部のビ
ットライン（３）で拡散される。
【００１８】次に、セルの動作に対して等価回路（６
０）を参考にして説明する。まず、一般的なセルの動作
のようにワードライン（５）に電圧が供給されると、チ
ャンネル（６）が２次トレンチ壁面に形成され信号伝送
体がビットライン（３）にてビット接合領域（２）を通
してチャンネル領域（６）に移動する。その後、上記信
号伝送体は電荷蓄積電極（１１）の接合領域（８）を通
してパッドポリシリコン（９）に到達する。最終的に上
記信号伝送体は電荷蓄積電極（１１）に蓄積される。
０）を参考にして説明する。まず、一般的なセルの動作
のようにワードライン（５）に電圧が供給されると、チ
ャンネル（６）が２次トレンチ壁面に形成され信号伝送
体がビットライン（３）にてビット接合領域（２）を通
してチャンネル領域（６）に移動する。その後、上記信
号伝送体は電荷蓄積電極（１１）の接合領域（８）を通
してパッドポリシリコン（９）に到達する。最終的に上
記信号伝送体は電荷蓄積電極（１１）に蓄積される。
【００１９】図３ないし図９は、本発明のダイナミック
型半導体記憶装置を製造する段階を図示した部分断面斜
視図である。
型半導体記憶装置を製造する段階を図示した部分断面斜
視図である。
【００２０】図３は、シリコン基板（１）の上部に１次
トレンチマスク（１２）を形成した状態の断面斜視図で
ある。
トレンチマスク（１２）を形成した状態の断面斜視図で
ある。
【００２１】図４を参照して、図３の工程後に露出され
たシリコン基板（１）を上記１次トレンチマスク（１
２）を利用して乾式にエッチングすることにより、予定
された深さの１次トレンチ（３０）を形成する。次に、
１次トレンチ底部、壁面、上部面に絶縁層、たとえば、
酸化膜を予定された厚さで堆積する。その後異方性乾式
のエッチングにより上記絶縁層をエッチングし、１次ト
レンチ（３０）壁面に絶縁層スペーサ（１３）を形成す
る。引続き露出された１次トレンチ（３０）底部のシリ
コン基板（１）を乾式のエッチングにより、予定された
深さの２次トレンチ（４０）が形成される。
たシリコン基板（１）を上記１次トレンチマスク（１
２）を利用して乾式にエッチングすることにより、予定
された深さの１次トレンチ（３０）を形成する。次に、
１次トレンチ底部、壁面、上部面に絶縁層、たとえば、
酸化膜を予定された厚さで堆積する。その後異方性乾式
のエッチングにより上記絶縁層をエッチングし、１次ト
レンチ（３０）壁面に絶縁層スペーサ（１３）を形成す
る。引続き露出された１次トレンチ（３０）底部のシリ
コン基板（１）を乾式のエッチングにより、予定された
深さの２次トレンチ（４０）が形成される。
【００２２】図５を参照して、基板と異なるタイプの不
純物が上記２次トレンチ（４０）底部および壁面内にイ
オン注入となり、ビットライン接合領域（２）を形成す
る。その後１次トレンチ（３０）および２次トレンチ
（４０）にビットライン用のポリシリコンを堆積させ、
エッチバック工程で２次トレンチ（４０）の予定された
深さほどポリシリコンを残してビットライン（３）を形
成する。
純物が上記２次トレンチ（４０）底部および壁面内にイ
オン注入となり、ビットライン接合領域（２）を形成す
る。その後１次トレンチ（３０）および２次トレンチ
（４０）にビットライン用のポリシリコンを堆積させ、
エッチバック工程で２次トレンチ（４０）の予定された
深さほどポリシリコンを残してビットライン（３）を形
成する。
【００２３】ここで、ビットライン接合領域（２）はビ
ットライン（３）を形成した後、ビットラインに含まれ
た不純物を基板に拡散させて形成することができる。こ
こで留意すべき点は、ビットライン接合領域（２）はト
ランジスタのソースに使用されることである。
ットライン（３）を形成した後、ビットラインに含まれ
た不純物を基板に拡散させて形成することができる。こ
こで留意すべき点は、ビットライン接合領域（２）はト
ランジスタのソースに使用されることである。
【００２４】図６は、上記１次トレンチ（３０）の上部
面まで第１絶縁層（４′）に、たとえば、酸化膜を満た
した後にシリコン基板（１）と第１絶縁層（４′）の表
面にワードラインマスク（１５）をビットライン（３）
と直交するように形成した状態の断面斜視図である。図
７によれば、図６の工程後、ワードラインがシリコン基
板（１）内に形成されるように予定された深さの溝（２
０）を形成する。その後、溝（２０）が形成された領域
の１次トレンチ（３０）の内部に満たされた第１絶縁層
（４′）は除去して１次トレンチ（３０）を露出させる
が、２次トレンチ（４０）上部には残してビットライン
（３）と後に形成されるワードライン（５）を絶縁させ
る。その後、１次トレンチ（３０）壁面にゲート酸化膜
（１４）を形成し、ワードライン用ポリシリコン（５
Ａ）を上記溝（２０）と１次トレンチ（３０）内部と上
部面まで堆積する。上記工程後、エッチバック工程でワ
ードライン用ポリシリコン（５Ａ）を予定された厚さで
エッチングし、シリコン基板（１）の表面より低くし、
上記溝（２０）と１次トレンチ（３０）には上記ワード
ライン用ポリシリコン（５Ａ）を満たしてワードライン
（５）を形成する。最終的にワードラインマスク（１
５）を除去する。
面まで第１絶縁層（４′）に、たとえば、酸化膜を満た
した後にシリコン基板（１）と第１絶縁層（４′）の表
面にワードラインマスク（１５）をビットライン（３）
と直交するように形成した状態の断面斜視図である。図
７によれば、図６の工程後、ワードラインがシリコン基
板（１）内に形成されるように予定された深さの溝（２
０）を形成する。その後、溝（２０）が形成された領域
の１次トレンチ（３０）の内部に満たされた第１絶縁層
（４′）は除去して１次トレンチ（３０）を露出させる
が、２次トレンチ（４０）上部には残してビットライン
（３）と後に形成されるワードライン（５）を絶縁させ
る。その後、１次トレンチ（３０）壁面にゲート酸化膜
（１４）を形成し、ワードライン用ポリシリコン（５
Ａ）を上記溝（２０）と１次トレンチ（３０）内部と上
部面まで堆積する。上記工程後、エッチバック工程でワ
ードライン用ポリシリコン（５Ａ）を予定された厚さで
エッチングし、シリコン基板（１）の表面より低くし、
上記溝（２０）と１次トレンチ（３０）には上記ワード
ライン用ポリシリコン（５Ａ）を満たしてワードライン
（５）を形成する。最終的にワードラインマスク（１
５）を除去する。
【００２５】図８に従えば、上記ワードライン（５）上
部面に予定された厚さの第２絶縁層（７）で酸化膜を形
成する。その後に第２絶縁層（７）およびシリコン基板
（１）の上部面にポリシリコンが堆積する。上記工程
後、エッチバック工程でワードライン（５）上部面のシ
リコン基板（１）の表面まで上記ポリシリコンを残すと
同時に、パッドポリシリコン（９）パターンを形成し、
このパッドポリシリコン（９）に含まれた不純物を隣接
しているシリコン基板（１）で拡散させて、電荷蓄積電
極接合領域（８）を形成する。
部面に予定された厚さの第２絶縁層（７）で酸化膜を形
成する。その後に第２絶縁層（７）およびシリコン基板
（１）の上部面にポリシリコンが堆積する。上記工程
後、エッチバック工程でワードライン（５）上部面のシ
リコン基板（１）の表面まで上記ポリシリコンを残すと
同時に、パッドポリシリコン（９）パターンを形成し、
このパッドポリシリコン（９）に含まれた不純物を隣接
しているシリコン基板（１）で拡散させて、電荷蓄積電
極接合領域（８）を形成する。
【００２６】電荷蓄積電極接合領域（８）は、パッドポ
リシリコン（９）を形成する前に不純物を溝（２０）の
露出されたシリコン基板（１）に拡散させて形成するこ
とも可能である。ここで電荷蓄積電極接合領域（８）
は、トランジスタのドレインで使用される。
リシリコン（９）を形成する前に不純物を溝（２０）の
露出されたシリコン基板（１）に拡散させて形成するこ
とも可能である。ここで電荷蓄積電極接合領域（８）
は、トランジスタのドレインで使用される。
【００２７】図９によれば、上記工程後露出されたシリ
コン基板（１）とパッドポリシリコン（９）に厚い酸化
膜（１０）を成長させ、電荷蓄積電極コンタクトマスク
を利用してコンタクトホール（１７）を形成する。その
後、上記コンタクトホール（１７）内に電荷蓄積電極用
ポリシリコンを堆積した後に、電荷蓄積電極用マスクを
利用して電荷蓄積電極（１１）を形成する。上記工程
後、電荷蓄積電極の上部に誘電体膜およびプレート電極
を各々形成してダイナミック型半導体記憶装置を形成す
る。
コン基板（１）とパッドポリシリコン（９）に厚い酸化
膜（１０）を成長させ、電荷蓄積電極コンタクトマスク
を利用してコンタクトホール（１７）を形成する。その
後、上記コンタクトホール（１７）内に電荷蓄積電極用
ポリシリコンを堆積した後に、電荷蓄積電極用マスクを
利用して電荷蓄積電極（１１）を形成する。上記工程
後、電荷蓄積電極の上部に誘電体膜およびプレート電極
を各々形成してダイナミック型半導体記憶装置を形成す
る。
【００２８】
【発明の効果】上述のように、本発明のダイナミック型
半導体記憶装置によれば、チャンネルが基板に垂直に形
成され、チャンネルの長さをセル面積に関係なく自由に
設定できるので、これにより高集積記憶素子にて発生す
る微小素子の影響を縮めることができる。かつ、チャン
ネルが２つ存在するためトランジスタの電流が増加され
て既存のセルに比べてチップの動作時間等を縮めること
ができる。また、基板の表面には蓄積キャパシタだけが
存在するために、セル面積に対し蓄積キャパシタ面積比
が増加するので蓄積容量が増加しキャパシタを形成する
工程が容易になる。
半導体記憶装置によれば、チャンネルが基板に垂直に形
成され、チャンネルの長さをセル面積に関係なく自由に
設定できるので、これにより高集積記憶素子にて発生す
る微小素子の影響を縮めることができる。かつ、チャン
ネルが２つ存在するためトランジスタの電流が増加され
て既存のセルに比べてチップの動作時間等を縮めること
ができる。また、基板の表面には蓄積キャパシタだけが
存在するために、セル面積に対し蓄積キャパシタ面積比
が増加するので蓄積容量が増加しキャパシタを形成する
工程が容易になる。
【図１】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の主要部分の配列構造を図示した
レイアウト図である。
ック型半導体記憶装置の主要部分の配列構造を図示した
レイアウト図である。
【図２】図１のａ〜ａ′の断面構造図である。
【図３】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
【図４】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
【図５】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
【図６】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
【図７】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
【図８】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
【図９】本発明の垂直型トランジスタを有するダイナミ
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
ック型半導体記憶装置の製造段階を図示した断面図であ
る。
１ シリコン基板 ２ ビットライン接合領域 ３ ビットライン ４′ 第１絶縁層 ５ ワードライン ６ チャンネル領域 ７ 第２絶縁層 ８ 電荷蓄積電極接合領域 ９ パッドポリシリコン １０ 酸化膜 １１ 電荷蓄積電極 １２ １次トレンチマスク １３ 絶縁層スペーサ １４ ゲート酸化膜 １５ ワードラインマスク １８ 電荷蓄積電極コンタクト ３０ １次トレンチ ４０ ２次トレンチ ６０ 等価回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尹 煕▲球▼ 大韓民国ソウル特別市瑞草区盤浦洞 新盤 浦３次アパートメント32−606
Claims (9)
- 【請求項１】 垂直型トランジスタを有するダイナミッ
ク型半導体記憶装置であって、 シリコン基板（１）と、 上記シリコン基板内部に形成され、垂直型のチャンネル
領域（６）を形成するワードライン（５）と、 上記ワードライン（５）側壁に形成されるゲート酸化膜
（１４）と、 上記チャンネル領域（６）の下部と接続され、上記シリ
コン基板（１）下部に形成されるビットライン接合領域
（２）と、 上記ビットライン接合領域（２）と接続され、上記ワー
ドライン（５）と第１絶縁層（４′）により絶縁される
ビットライン（３）と、 上記チャンネル領域（６）の上部と接続されて上記シリ
コン基板（１）内部にて、上記シリコン基板（１）の表
面の下で近接されて形成される電荷蓄積電極接合領域
（８）と、 上記電荷蓄積電極接合領域（８）の上部と接続され、上
記ワードライン（５）と第２絶縁層（７）により絶縁さ
れるパッドポリシリコン層（９）と、 上記パッドポリシリコン層（９）とコンタクト（１７）
を通して接続される電荷蓄積電極（１１）とを備え、 ワードラインに電圧を供給するときチャンネル領域
（６）が上記ワードライン（５）側壁のシリコン基板
（１）に形成され、これにより信号伝送体が上記ビット
ライン（３）にて電荷蓄積電極（１１）で相互伝達され
る、垂直型トランジスタを有するダイナミック型半導体
記憶装置。 - 【請求項２】 上記ビットライン接合領域（２）と電荷
蓄積電極（８）接合領域は、ワードライン（５）と若干
重なるように形成されるが、ワードライン（５）とはゲ
ート酸化膜（１４）により絶縁される、請求項１記載の
垂直型トランジスタ構造を有するダイナミック型半導体
記憶装置。 - 【請求項３】 上記ビットライン（３）はシリコン基板
（１）下部にて長く形成される、請求項１記載の垂直型
トランジスタ構造を有するダイナミック型半導体記憶装
置。 - 【請求項４】 上記ワードライン（５）は、ビットライ
ン（３）とはシリコン基板（１）上部にて直交方向に所
定の溝に沿って長く形成される、請求項１記載の垂直型
トランジスタ構造を有するダイナミック型半導体記憶装
置。 - 【請求項５】 上記ワードライン（５）にてチャンネル
が形成される領域は、ビットライン（３）とワードライ
ン（５）が交差される領域にて、ワードライン方向の１
次トレンチ（ｔｒｅｎｃｈ）壁面のシリコン基板にて形
成される、請求項４記載の垂直型トランジスタ構造を有
するダイナミック型半導体記憶装置。 - 【請求項６】 上記シリコン基板（１）内部にスイッチ
ングトランジスタが形成される、請求項１記載の垂直型
トランジスタ構造を有するダイナミック型半導体記憶装
置。 - 【請求項７】 上記パッドポリシリコン（９）上部に電
荷蓄積電極（１１）が形成され、ステッキ型キャパシタ
を形成する、請求項１記載の垂直型トランジスタ構造を
有するダイナミック型半導体記憶装置。 - 【請求項８】 垂直型トランジスタを有するダイナミッ
ク型半導体記憶装置の製造方法であって、 シリコン基板（１）を提供する段階と、 上記基板上部の所定部分に１次トレンチマスク（１２）
を形成する段階と、 上記１次トレンチマスク（１２）を利用して下部のシリ
コン基板（１）の所定部分をエッチングすることによ
り、１次トレンチを形成する段階と、 上記１次トレンチの内部に絶縁層を形成した後、異方性
のエッチング工程により絶縁層スペーサ（１３）を上記
１次トレンチ壁面に形成する段階と、 上記１次トレンチ底部にて露出されたシリコン基板
（１）の所定部分をエッチングし、２次トレンチを形成
する段階と、 上記２次トレンチ壁面および底面のシリコン基板（１）
部分に不純物を注入させてビットライン接合領域（２）
を形成する段階と、 上記１次トレンチおよび２次トレンチ内部にビットライ
ン用導電層を充満させた後、エッチバック工程で上記２
次トレンチ内部の所定領域にのみビットライン（３）を
形成する段階と、 上記ビットライン上部（３）より酸化膜（４）を充満さ
せた後、シリコン基板表面にワードラインマスク（１
５）を形成する段階と、 露出されたシリコン基板（１）と下部の上記酸化膜
（４）の所定部分を所定の深さにエッチングし溝（２
０）を形成した後、上記溝（２０）下部の露出された上
記酸化膜（４）を上記１次トレンチの底部まで所定の深
さにエッチングし、第１絶縁層（４′）を形成する段階
と、 上記シリコン基板（１）上部のワードラインマスク（１
５）を除去する段階と、 上記溝（２０）および露出された１次トレンチ側壁のシ
リコン基板（１）にゲート酸化膜（１４）を形成する段
階と、 上記１次トレンチ内部にワードライン用導電層を充満さ
せた後、所定の厚さをエッチバックして、ワードライン
（５）を形成する段階と、 上記ワードライン（５）上部に所定の厚さの第２絶縁層
（７）を形成した後、上記第２絶縁層（７）上部の１次
トレンチ上部側壁のシリコン基板（１）に不純物を注入
させて、電荷蓄積電極接合領域（８）を形成する段階
と、 上記第２絶縁層（７）上部にパッドポリシリコン（９）
を形成した後、全体構造の上部に厚い酸化膜を形成する
段階と、 上記厚い酸化膜の所定部分を電荷蓄積電極コンタクトマ
スク（１０）を利用してエッチングすることにより、コ
ンタクト溝を形成する段階と、 上記コンタクト溝の上部より電荷蓄積電極（１１）を形
成する段階とを備えた、垂直型トランジスタ構造を有す
るダイナミック型半導体記憶装置の製造方法。 - 【請求項９】 上記ビットライン（３）は、上記２次ト
レンチ内部のポリシリコンをエッチバックして形成され
る、請求項８記載の垂直型トランジスタ構造を有するダ
イナミック型半導体記憶装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016756A KR940006679B1 (ko) | 1991-09-26 | 1991-09-26 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
| KR16756 | 1991-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206405A JPH05206405A (ja) | 1993-08-13 |
| JPH0799769B2 true JPH0799769B2 (ja) | 1995-10-25 |
Family
ID=19320352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256409A Expired - Fee Related JPH0799769B2 (ja) | 1991-09-26 | 1992-09-25 | 垂直型トランジスタを有するダイナミック型半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5376575A (ja) |
| JP (1) | JPH0799769B2 (ja) |
| KR (1) | KR940006679B1 (ja) |
Families Citing this family (81)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0147584B1 (ko) * | 1994-03-17 | 1998-08-01 | 윤종용 | 매몰 비트라인 셀의 제조방법 |
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