JP2534776B2 - Ｓｄｈｔ構造を有するｄｒａｍセル及びその製造方法 - Google Patents
Ｓｄｈｔ構造を有するｄｒａｍセル及びその製造方法Info
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- JP2534776B2 JP2534776B2 JP1247882A JP24788289A JP2534776B2 JP 2534776 B2 JP2534776 B2 JP 2534776B2 JP 1247882 A JP1247882 A JP 1247882A JP 24788289 A JP24788289 A JP 24788289A JP 2534776 B2 JP2534776 B2 JP 2534776B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体高集積記憶素子のSDHT（SIDE−WALL
DOPED HALF−VCC PLATE CAPACITOR）構造を有するDR
AMセル及びその製造方法に関するもので、特に、従来の
SDT構造のキャパシタよりもキャパシタ容量を増大さ
せ、DRAMセルの面積を小さくしたSDHT構造を有するDRAM
セル及びその製造方法に関するものである。
DOPED HALF−VCC PLATE CAPACITOR）構造を有するDR
AMセル及びその製造方法に関するもので、特に、従来の
SDT構造のキャパシタよりもキャパシタ容量を増大さ
せ、DRAMセルの面積を小さくしたSDHT構造を有するDRAM
セル及びその製造方法に関するものである。
従来のSDT構造を有するDRAMセルの構造においては、
トレンチキャパシタ側面壁で形成されたP+拡散領域にＰ
型の基板と同一なVCCの高い電圧が印加されたときに、
トレンチキャパシタに発生する電場の強さに十分耐えら
れるように側面壁の酸化膜が厚くなければならなかっ
た。しかし、酸化膜の厚さが厚くなるに従ってキャパシ
タ容量は減るようになる短所があった。また、MOSFETの
面積が次のようなマスクを用いることで広くなる問題点
があった。
トレンチキャパシタ側面壁で形成されたP+拡散領域にＰ
型の基板と同一なVCCの高い電圧が印加されたときに、
トレンチキャパシタに発生する電場の強さに十分耐えら
れるように側面壁の酸化膜が厚くなければならなかっ
た。しかし、酸化膜の厚さが厚くなるに従ってキャパシ
タ容量は減るようになる短所があった。また、MOSFETの
面積が次のようなマスクを用いることで広くなる問題点
があった。
すなわち、MOSFETのソースN+領域をビットラインと連
結する時ビットラインコンタクトマスクを用いると共
に、MOSFETのドレインN+領域をトレンチキャパシタの内
部電荷貯蔵電極と連結する時SNC（Storage Node Cont
act）マスクを用いることで工程装備の精度によって上
記マスク配列に誤差が発生する。そのため、ゲート電極
と上記のマスクとがその間の漏洩電流を防ぐための最小
距離を維持しなければならないことから、セルの全体の
面積が増加するという短所があった。
結する時ビットラインコンタクトマスクを用いると共
に、MOSFETのドレインN+領域をトレンチキャパシタの内
部電荷貯蔵電極と連結する時SNC（Storage Node Cont
act）マスクを用いることで工程装備の精度によって上
記マスク配列に誤差が発生する。そのため、ゲート電極
と上記のマスクとがその間の漏洩電流を防ぐための最小
距離を維持しなければならないことから、セルの全体の
面積が増加するという短所があった。
従って、本発明の目的は上記の短所を解消して従来の
SDT構造のキャパシタより一層大きいキャパシタ容量を
有しながらDRAMセルの面積を小さくしたSDHT構造を有す
るDRAMセル及びその製造方法を提供する。
SDT構造のキャパシタより一層大きいキャパシタ容量を
有しながらDRAMセルの面積を小さくしたSDHT構造を有す
るDRAMセル及びその製造方法を提供する。
本発明のSDHT構造を有するDRAMセルは、 上部にＰウェル領域が形成されたＰ型シリコン基板
と、 上記Ｐウェル領域に形成された１次トレンチ及びこの
１次トレンチをさらに上記Ｐ型シリコン基板まで掘り込
んで形成された２次トレンチと、 上記１次トレンチの壁の内壁面上に形成されたCVD酸
化膜層と、 上記CVD酸化膜層および上記２次トレンチの壁の内壁
面上に形成されたキャパシタ酸化膜層と、 上記１次および２次トレンチに充填された電導物質で
構成された内部電荷貯蔵電極と、 上記１次トレンチの上部一部と上記１次トレンチ近傍
に位置したＰウェル領域上に形成された絶縁酸化膜層
と、 上記Ｐウェル領域および上記Ｐ型シリコン基板のそれ
ぞれの上記２次トレンチの壁の外面壁に面した部分に形
成されたVCC/2の外部電極用N+拡散領域と、上記絶縁酸
化膜層上の一部に形成され上部に第１絶縁層が形成され
たゲート電極線と、 LDD領域を包含したドレインおよびソースN+領域と両
側にはスペーサ、上部には第１絶縁層が形成されたゲー
ト電極を有して上記１次および２次トレンチ近傍のＰウ
ェル領域に形成されたＮ MOSFETと、 上記MOSFETのドレインN+領域上および上記内部電荷貯
蔵電極上に形成されて両者を電気的に連結すると共に、
上記MOSFETのソースN+領域上に形成された第１導電層
と、 上記第１導電層のうちの上記MOSFETの上記ドレインN+
領域と上記内部電荷貯蔵電極とを電気的に連結する部分
を覆う第２絶縁層と、 上記第１導電層のうちの上記MOSFETのソースN+領域上
に形成された部分と電気的に連結し、上記第２絶縁層上
に延びる第２導電層と、 上記ビットライン用第２導電層上に形成された第３絶
縁層と、 上記第３絶縁層上に形成された金属層および保護層を
具備することを特徴とする。
と、 上記Ｐウェル領域に形成された１次トレンチ及びこの
１次トレンチをさらに上記Ｐ型シリコン基板まで掘り込
んで形成された２次トレンチと、 上記１次トレンチの壁の内壁面上に形成されたCVD酸
化膜層と、 上記CVD酸化膜層および上記２次トレンチの壁の内壁
面上に形成されたキャパシタ酸化膜層と、 上記１次および２次トレンチに充填された電導物質で
構成された内部電荷貯蔵電極と、 上記１次トレンチの上部一部と上記１次トレンチ近傍
に位置したＰウェル領域上に形成された絶縁酸化膜層
と、 上記Ｐウェル領域および上記Ｐ型シリコン基板のそれ
ぞれの上記２次トレンチの壁の外面壁に面した部分に形
成されたVCC/2の外部電極用N+拡散領域と、上記絶縁酸
化膜層上の一部に形成され上部に第１絶縁層が形成され
たゲート電極線と、 LDD領域を包含したドレインおよびソースN+領域と両
側にはスペーサ、上部には第１絶縁層が形成されたゲー
ト電極を有して上記１次および２次トレンチ近傍のＰウ
ェル領域に形成されたＮ MOSFETと、 上記MOSFETのドレインN+領域上および上記内部電荷貯
蔵電極上に形成されて両者を電気的に連結すると共に、
上記MOSFETのソースN+領域上に形成された第１導電層
と、 上記第１導電層のうちの上記MOSFETの上記ドレインN+
領域と上記内部電荷貯蔵電極とを電気的に連結する部分
を覆う第２絶縁層と、 上記第１導電層のうちの上記MOSFETのソースN+領域上
に形成された部分と電気的に連結し、上記第２絶縁層上
に延びる第２導電層と、 上記ビットライン用第２導電層上に形成された第３絶
縁層と、 上記第３絶縁層上に形成された金属層および保護層を
具備することを特徴とする。
本発明のSDHT構造を有するDRAMセルの製造方法は、 Ｐ型シリコン基板にＰウェル領域を形成する工程と、 内壁面および外壁面を有する壁と上・下部を有して上
記Ｐウェル領域の上部からＰウェル領域の一部まで形成
された１次トレンチを形成する工程と、 １次トレンチの壁の内壁面上と下部にCVD酸化膜層を
形成する工程と、 １次トレンチに形成されたCVD酸化膜層に窒化膜を形
成する工程と、 上記１次トレンチの下部に位置した窒化膜およびCVD
酸化膜層の一部を除去してそれに因りＰウェル領域の一
部を露出させる工程と、 内壁面および外壁面を有する壁を有して上記露出され
たＰウェル領域よりＰ型シリコン基板一部まで２次トレ
ンチを形成する工程と、 上記Ｐウェル領域および上記Ｐ型シリコン基板の上記
２次トレンチ形成工程により露出した部分の全面にわた
ってN+拡散領域を形成する工程と、 上記１次トレンチの壁の内壁面上のCVD酸化膜上に形
成された残余の窒化膜を除去する工程と、 上記CVD酸化膜上と、上記２次トレンチの壁の内壁面
上にキャパシタ酸化膜層を形成する工程と、 上記１次トレンチ及び２次トレンチに内部電荷貯蔵電
極用物質を満たし、１次トレンチの上部面を平坦化する
工程と、 上記１次トレンチの上部面の一部と上記トレンチ近傍
のＰウェル領域上に絶縁酸化膜層を形成する工程と、 絶縁酸化膜の上部の両側１はスペーサ、上部には第１
絶縁層が形成されたゲート電極線と、LDD領域を包含し
たドレインおよびソースN+領域を有し両側にはスペー
サ、上部には第１絶縁層が形成された電極を有するＮ−
MOSFETを形成する工程と、 上記MOSFETのドレインN+領域と上記内部電荷貯蔵電極
とにそれぞれ接して両者を電気的に接続する部分と、上
記MOSFETのドレインN+領域および上記内部電荷貯蔵電極
とは分離し上記MOSFETのソースN+領域に接する部分とを
有する第１導電層を形成する工程と、 上記第１導電層のうちの上記MOSFETの上記ドレインN+
領域と上記内部電荷貯蔵電極とを電気的に連結する部分
を覆う第２絶縁層を形成する工程と、 上記第１導電層のうちの上記MOSFETのソースN+領域上
に形成された部分と電気的に連結し上記第２絶縁層上に
延びる第２導電層を形成する工程と、 上記ビットライン用第２導電層上に第３絶縁層を形成
する工程と、 上記第３絶縁層の上部の端部に金属層を形成して、上
記第３絶縁層及び金属層上に保護層を形成する工程を含
むことを特徴とする。
記Ｐウェル領域の上部からＰウェル領域の一部まで形成
された１次トレンチを形成する工程と、 １次トレンチの壁の内壁面上と下部にCVD酸化膜層を
形成する工程と、 １次トレンチに形成されたCVD酸化膜層に窒化膜を形
成する工程と、 上記１次トレンチの下部に位置した窒化膜およびCVD
酸化膜層の一部を除去してそれに因りＰウェル領域の一
部を露出させる工程と、 内壁面および外壁面を有する壁を有して上記露出され
たＰウェル領域よりＰ型シリコン基板一部まで２次トレ
ンチを形成する工程と、 上記Ｐウェル領域および上記Ｐ型シリコン基板の上記
２次トレンチ形成工程により露出した部分の全面にわた
ってN+拡散領域を形成する工程と、 上記１次トレンチの壁の内壁面上のCVD酸化膜上に形
成された残余の窒化膜を除去する工程と、 上記CVD酸化膜上と、上記２次トレンチの壁の内壁面
上にキャパシタ酸化膜層を形成する工程と、 上記１次トレンチ及び２次トレンチに内部電荷貯蔵電
極用物質を満たし、１次トレンチの上部面を平坦化する
工程と、 上記１次トレンチの上部面の一部と上記トレンチ近傍
のＰウェル領域上に絶縁酸化膜層を形成する工程と、 絶縁酸化膜の上部の両側１はスペーサ、上部には第１
絶縁層が形成されたゲート電極線と、LDD領域を包含し
たドレインおよびソースN+領域を有し両側にはスペー
サ、上部には第１絶縁層が形成された電極を有するＮ−
MOSFETを形成する工程と、 上記MOSFETのドレインN+領域と上記内部電荷貯蔵電極
とにそれぞれ接して両者を電気的に接続する部分と、上
記MOSFETのドレインN+領域および上記内部電荷貯蔵電極
とは分離し上記MOSFETのソースN+領域に接する部分とを
有する第１導電層を形成する工程と、 上記第１導電層のうちの上記MOSFETの上記ドレインN+
領域と上記内部電荷貯蔵電極とを電気的に連結する部分
を覆う第２絶縁層を形成する工程と、 上記第１導電層のうちの上記MOSFETのソースN+領域上
に形成された部分と電気的に連結し上記第２絶縁層上に
延びる第２導電層を形成する工程と、 上記ビットライン用第２導電層上に第３絶縁層を形成
する工程と、 上記第３絶縁層の上部の端部に金属層を形成して、上
記第３絶縁層及び金属層上に保護層を形成する工程を含
むことを特徴とする。
本発明によれば、トレンチキャパシタ側面壁に拡散す
る不純物がN+拡散領域であるので、Ｐ型シリコン基板と
は別途にVCC/2電圧を印加し得る。それによりキャパシ
タ酸化膜の厚さを80Å程度まで減らしうる。そして、同
一面積のSDT構造のキャパシタと比較して比較的に大き
いキャパシタ容量を得ることができる。また、MOSFETの
ソースN+領域とビットライン、ドレインN+領域とトレン
チキャパシタの内部電荷貯蔵電極を連結する時マスクを
用いずに自己整合コンタクトの工程方法を用いて高集積
させ得る特長点がある。
る不純物がN+拡散領域であるので、Ｐ型シリコン基板と
は別途にVCC/2電圧を印加し得る。それによりキャパシ
タ酸化膜の厚さを80Å程度まで減らしうる。そして、同
一面積のSDT構造のキャパシタと比較して比較的に大き
いキャパシタ容量を得ることができる。また、MOSFETの
ソースN+領域とビットライン、ドレインN+領域とトレン
チキャパシタの内部電荷貯蔵電極を連結する時マスクを
用いずに自己整合コンタクトの工程方法を用いて高集積
させ得る特長点がある。
以下、本発明の一実施例を添付の図面を参考に詳細に
説明すると次の如くである。
説明すると次の如くである。
第１図は、本発明の一実施例により製造されたSDHT構
造を有するDRAMセルの断面図を示したものである。半導
体高集積素子の電力消耗を減らすCMOSプロセスを適用す
るため、Ｐ型シリコン基板１にＰ−WELL領域15（また
は、Ｎ−WELL領域）を形成する。そして、トレンチキャ
パシタ30を形成するため上記Ｐ−WELL領域15の一部に１
次トレンチ21を、例えば、略２μｍの深さで形成する。
その後、上記１次トレンチ21の壁21Cの内壁面21A上にCV
D酸化膜層16を略1000Åで形成する。ここで、留意すべ
き事はMOSFET23のドレインN+領域11′とトレンチキャパ
シタ30側面壁のN+拡散領域14間に形成された寄生の垂直
Ｎ−MOSFETによって、トレンチキャパシタ30の内部電荷
貯蔵電極13Aに電荷が蓄積されたときに、ドレインN+領
域からN+拡散領域14に電荷が漏洩するのを防ぐため、お
よび、トレンチキャパシタ30の側面壁に形成されたN+拡
散領域14とトレンチキャパシタ30の内部電荷貯蔵電極13
A間に強い電場が印加される場合にN+拡散領域14内のト
ンネリング電流を制御して素子間の漏洩電流を遮断する
ためCVD酸化膜層16を厚く形成する。また、これを説明
するための一例として、酸化膜の厚さによるしきい値電
圧VTの変化と、IDS電流＝10-12Aの時のゲート電極8Aと
ソースN+領域11間の電圧VGSの変化を示した図面が第７
図である。
造を有するDRAMセルの断面図を示したものである。半導
体高集積素子の電力消耗を減らすCMOSプロセスを適用す
るため、Ｐ型シリコン基板１にＰ−WELL領域15（また
は、Ｎ−WELL領域）を形成する。そして、トレンチキャ
パシタ30を形成するため上記Ｐ−WELL領域15の一部に１
次トレンチ21を、例えば、略２μｍの深さで形成する。
その後、上記１次トレンチ21の壁21Cの内壁面21A上にCV
D酸化膜層16を略1000Åで形成する。ここで、留意すべ
き事はMOSFET23のドレインN+領域11′とトレンチキャパ
シタ30側面壁のN+拡散領域14間に形成された寄生の垂直
Ｎ−MOSFETによって、トレンチキャパシタ30の内部電荷
貯蔵電極13Aに電荷が蓄積されたときに、ドレインN+領
域からN+拡散領域14に電荷が漏洩するのを防ぐため、お
よび、トレンチキャパシタ30の側面壁に形成されたN+拡
散領域14とトレンチキャパシタ30の内部電荷貯蔵電極13
A間に強い電場が印加される場合にN+拡散領域14内のト
ンネリング電流を制御して素子間の漏洩電流を遮断する
ためCVD酸化膜層16を厚く形成する。また、これを説明
するための一例として、酸化膜の厚さによるしきい値電
圧VTの変化と、IDS電流＝10-12Aの時のゲート電極8Aと
ソースN+領域11間の電圧VGSの変化を示した図面が第７
図である。
上記CVD酸化膜16を形成した後、CVD酸化膜16層の上
に、図示せられなかったが、窒化膜を例えば、略500Å
の厚さで形成して異方性エッチで１次トレンチ21下部の
窒化膜層とCVD酸化膜層16を除去する。
に、図示せられなかったが、窒化膜を例えば、略500Å
の厚さで形成して異方性エッチで１次トレンチ21下部の
窒化膜層とCVD酸化膜層16を除去する。
そして、窒化膜層とCVD酸化膜層16が除去され露出さ
れたトレンチ21下端のＰウェル領域15の一部およびＰ型
シリコン基板１の一部に亘って２次トレンチ22を略５μ
ｍの深さに形成する。そして、外部電極用VCC/2プレー
トのN+拡散領域14がＰウェル領域15の一部およびＰ型シ
リコン基板１の一部に２次トレンチ22の壁22Cの外壁面2
2B上に公知の方法で形成される。すなわち、N+不純物が
含有されたPSG等の如き不純物ドープ源を１次トレンチ2
1の窒化膜（図示せず）上と２次トレンチ22壁22Cの上に
形成し、上記不純物ドープ源をドライブ・イン処理によ
り２次トレンチ22の壁22Cの外壁面22Bに拡散させること
でN+拡散領域が形成される。そして、残余のPSG不純物
を除去する。
れたトレンチ21下端のＰウェル領域15の一部およびＰ型
シリコン基板１の一部に亘って２次トレンチ22を略５μ
ｍの深さに形成する。そして、外部電極用VCC/2プレー
トのN+拡散領域14がＰウェル領域15の一部およびＰ型シ
リコン基板１の一部に２次トレンチ22の壁22Cの外壁面2
2B上に公知の方法で形成される。すなわち、N+不純物が
含有されたPSG等の如き不純物ドープ源を１次トレンチ2
1の窒化膜（図示せず）上と２次トレンチ22壁22Cの上に
形成し、上記不純物ドープ源をドライブ・イン処理によ
り２次トレンチ22の壁22Cの外壁面22Bに拡散させること
でN+拡散領域が形成される。そして、残余のPSG不純物
を除去する。
上記工程後、１次トレンチ21に形成された上記窒化膜
層を除去し、上記１次トレンチ21の壁21Cの内壁面21A上
のCVD酸化膜層16と、２次トレンチ22の壁22Cの内壁面22
A上にキャパシタ酸化膜層12として、例えば、ONO層を10
0Å以下に形成する。参考までに、図面には示されてい
ないが、フォルド（Folded）ビット線セル配列では単位
セル等が周期的に相互に交叉するように配列されるた
め、単位セルと単位セルとの間のN+拡散領域が相互に連
結するように配列された半導体高集積記憶素子では、最
外殻部位に形成されたトレンチキャパシタの外部電極用
N+拡散領域にVCC/2電極を連結するため、その最外殻に
形成される1,2次トレンチ側面部位のCVD酸化膜層および
キャパシタ酸化膜を除去して1,2次トレンチ全ての側面
壁部位にN+拡散領域を形成する。
層を除去し、上記１次トレンチ21の壁21Cの内壁面21A上
のCVD酸化膜層16と、２次トレンチ22の壁22Cの内壁面22
A上にキャパシタ酸化膜層12として、例えば、ONO層を10
0Å以下に形成する。参考までに、図面には示されてい
ないが、フォルド（Folded）ビット線セル配列では単位
セル等が周期的に相互に交叉するように配列されるた
め、単位セルと単位セルとの間のN+拡散領域が相互に連
結するように配列された半導体高集積記憶素子では、最
外殻部位に形成されたトレンチキャパシタの外部電極用
N+拡散領域にVCC/2電極を連結するため、その最外殻に
形成される1,2次トレンチ側面部位のCVD酸化膜層および
キャパシタ酸化膜を除去して1,2次トレンチ全ての側面
壁部位にN+拡散領域を形成する。
上記工程後に、内部電荷貯蔵電極13Aを形成するため
Ｎ−型ポリ層13を1,2次トレンチ21及び22構造に充填し
て、平坦化工程で１次および２次トレンチの上端24表面
を平坦化させる。LOCOS（LOCALIZED OXIDATION OF S
ILICON）方法によりトレンチキャパシタ30の上部24の一
定部分に素子分離用絶縁酸化膜層９を厚さ3000Å程度に
形成する。
Ｎ−型ポリ層13を1,2次トレンチ21及び22構造に充填し
て、平坦化工程で１次および２次トレンチの上端24表面
を平坦化させる。LOCOS（LOCALIZED OXIDATION OF S
ILICON）方法によりトレンチキャパシタ30の上部24の一
定部分に素子分離用絶縁酸化膜層９を厚さ3000Å程度に
形成する。
上記工程後に、Ｐ型シリコン基板１上部のＰウェル領
域15上部にＮ−MOSFETを形成するため、一応、ゲート酸
化膜層10を形成した後、全体の上部にゲート電極および
ゲート電極線用電導物質としてポリ層８及び８′と、第
１の絶縁層としてLTO酸化膜層18を順次に形成する、次
に、ゲート電極用マスクパターン工程により、上記ゲー
ト酸化膜10上部にゲート電極8Aと上記絶縁酸化膜９上部
にゲート電極線8Bをそれぞれ形成する。一方、上記ゲー
ト電極8A両側周辺のＰウェル領域15にはイオン注入によ
るLDD領域20を形成する。そして、上記ゲート電極およ
びゲート電極線8A及び8B両側面に酸化膜層を形成し、異
方性エッチングによる酸化膜スペーサ25を形成する。
域15上部にＮ−MOSFETを形成するため、一応、ゲート酸
化膜層10を形成した後、全体の上部にゲート電極および
ゲート電極線用電導物質としてポリ層８及び８′と、第
１の絶縁層としてLTO酸化膜層18を順次に形成する、次
に、ゲート電極用マスクパターン工程により、上記ゲー
ト酸化膜10上部にゲート電極8Aと上記絶縁酸化膜９上部
にゲート電極線8Bをそれぞれ形成する。一方、上記ゲー
ト電極8A両側周辺のＰウェル領域15にはイオン注入によ
るLDD領域20を形成する。そして、上記ゲート電極およ
びゲート電極線8A及び8B両側面に酸化膜層を形成し、異
方性エッチングによる酸化膜スペーサ25を形成する。
上記工程の後、その他全体的に第１の導電層であるPO
LY層７を形成してゲート電極およびゲート電極線8A及び
8B上部のPOLY層７の一定部分を除去し、熱処理してPOLY
層７に含有されたN+不純物をＰウェル領域15に拡散させ
ることによってソースおよびドレインN+領域11及び11′
を形成する。
LY層７を形成してゲート電極およびゲート電極線8A及び
8B上部のPOLY層７の一定部分を除去し、熱処理してPOLY
層７に含有されたN+不純物をＰウェル領域15に拡散させ
ることによってソースおよびドレインN+領域11及び11′
を形成する。
上記工程の後、絶縁層の第２の絶縁層としてLTO酸化
膜層６を形成し、図面に示した如く一定部分を残して除
去した後、第２の導電層にビットライン用POLYCIDE層５
を形成させソースN+領域11上のPOLY層７に接続されるよ
うにする。その後、ビットライン用POLYCIDE層５の上部
に第３の絶縁層としてBSG等がドープされた酸化膜層４
を形成して、後で形成される金属層３及び３′とビット
ライン用POLYCIDE層５を絶縁させる。
膜層６を形成し、図面に示した如く一定部分を残して除
去した後、第２の導電層にビットライン用POLYCIDE層５
を形成させソースN+領域11上のPOLY層７に接続されるよ
うにする。その後、ビットライン用POLYCIDE層５の上部
に第３の絶縁層としてBSG等がドープされた酸化膜層４
を形成して、後で形成される金属層３及び３′とビット
ライン用POLYCIDE層５を絶縁させる。
ワードラインとなるゲート電極およびゲート電極線8A
及び8Bを継続的に連結する場合、抵抗が増加して電圧降
下が発生する。そのため、上記工程後、ドープされた酸
化膜層４上部にワードライン用金属層３及び３′を形成
してセルの128番目の毎セルに金属層３及び３′をゲー
ト電極およびゲート電極線8A及び8Bにコンタクトさせて
信号遅延が発生する問題を解決する。その後、金属層３
及び３′上部に保護層２を蒸着してセルを熱、衝撃およ
び電流等から保護する。以上のような工程で成る構造が
本実施例によるSDHT構造を有するDRAMセルの構造であ
る。
及び8Bを継続的に連結する場合、抵抗が増加して電圧降
下が発生する。そのため、上記工程後、ドープされた酸
化膜層４上部にワードライン用金属層３及び３′を形成
してセルの128番目の毎セルに金属層３及び３′をゲー
ト電極およびゲート電極線8A及び8Bにコンタクトさせて
信号遅延が発生する問題を解決する。その後、金属層３
及び３′上部に保護層２を蒸着してセルを熱、衝撃およ
び電流等から保護する。以上のような工程で成る構造が
本実施例によるSDHT構造を有するDRAMセルの構造であ
る。
一方、第１図でゲート電極8Aを形成して、MOSFET23の
ソースおよびドレインN+領域11および11′をビットライ
ン用POLYCIDE層５および電荷貯蔵電極13Aに連結する構
造は自己整合コンタクト方式による工程で、第２図から
第６図を参考にしてより詳細に説明することにする。
ソースおよびドレインN+領域11および11′をビットライ
ン用POLYCIDE層５および電荷貯蔵電極13Aに連結する構
造は自己整合コンタクト方式による工程で、第２図から
第６図を参考にしてより詳細に説明することにする。
まず、第２図について説明する。トレンチキャパシタ
30側面のＰウェル領域15上部にＮ型MOSFET23を形成する
ため、まず、ゲート酸化膜10、ゲート電極用電導物質で
ポリ層８及びその上部に第１の絶縁層としてLTO酸化膜
層18を順次に形成する。そして、エッチ時に上記LTO酸
化膜層18を保護し酸化工程時に酸化膜が上方に成長する
のを防ぐために上記LTO酸化膜層18上部に窒化膜層17を
形成した状態で、マスクパターン工程により一定部分を
除去してゲート電極8Aを形成する。第２図はこの状態を
示す断面図である。
30側面のＰウェル領域15上部にＮ型MOSFET23を形成する
ため、まず、ゲート酸化膜10、ゲート電極用電導物質で
ポリ層８及びその上部に第１の絶縁層としてLTO酸化膜
層18を順次に形成する。そして、エッチ時に上記LTO酸
化膜層18を保護し酸化工程時に酸化膜が上方に成長する
のを防ぐために上記LTO酸化膜層18上部に窒化膜層17を
形成した状態で、マスクパターン工程により一定部分を
除去してゲート電極8Aを形成する。第２図はこの状態を
示す断面図である。
次に第３図について説明する。ゲート電極8Aの左右側
面で発生し得る第１の導電層のPOLY層７とゲート電極8A
間の漏洩電流発生を防止しLDD領域20のN-不純物の接合
深さを小さくするため、第１図に示された如くＰウェル
領域15上部とゲート電極8A左右面にLTO酸化膜層19を成
長させる。次に、上記のLTO酸化膜層19上部でN-不純物
をイオン注入してLDD領域20を形成する。第３図はこの
状態を示す断面図である。ここで、上記LDD領域20は後
で形成されるソースおよびドレインN+領域11及び11′に
逆転層が発生した時、強い電場が発生して電子が加速化
されるのを防止するため、ゲート電極8Aに隣接した上記
ソースおよびドレインN+領域の一部を低濃度N-領域に形
成し、これによって電場の強さを減少させ電子の加速を
防ぐ役割を果す。
面で発生し得る第１の導電層のPOLY層７とゲート電極8A
間の漏洩電流発生を防止しLDD領域20のN-不純物の接合
深さを小さくするため、第１図に示された如くＰウェル
領域15上部とゲート電極8A左右面にLTO酸化膜層19を成
長させる。次に、上記のLTO酸化膜層19上部でN-不純物
をイオン注入してLDD領域20を形成する。第３図はこの
状態を示す断面図である。ここで、上記LDD領域20は後
で形成されるソースおよびドレインN+領域11及び11′に
逆転層が発生した時、強い電場が発生して電子が加速化
されるのを防止するため、ゲート電極8Aに隣接した上記
ソースおよびドレインN+領域の一部を低濃度N-領域に形
成し、これによって電場の強さを減少させ電子の加速を
防ぐ役割を果す。
第４図は、ゲート電極8A両側面に酸化膜を更に形成し
た後異方性エッチングを施し、酸化膜スペーサ25を形成
した状態の断面図である。この時、上記の酸化膜スペー
サ25は、後で形成されるPOLY層７を熱処理する時N+不純
物がゲート電極8Aの下端内側のLDD領域20内に拡散され
るのを防止する。
た後異方性エッチングを施し、酸化膜スペーサ25を形成
した状態の断面図である。この時、上記の酸化膜スペー
サ25は、後で形成されるPOLY層７を熱処理する時N+不純
物がゲート電極8Aの下端内側のLDD領域20内に拡散され
るのを防止する。
更に、第５図に示すように、第４図のゲート電極8A上
部の窒化膜層17を除去した後、ゲート電極8A上の第１の
絶縁層であるLTO酸化膜層18上部とLDD領域20上部にPOLY
層７を形成してゲート電極8A上部のPOLY層７の一部を除
去する。ここで、上記の如くPOLY層７を形成する時、別
途のマスク工程を遂行しなくてもできるので、序頭に言
及したようにマスクパターン工程を遂行する時に発生す
るマスク配列上の誤差による最小の有効距離が除去され
る。すなわち、最小の距離をＸとすると、POLY層７とゲ
ート電極8A左側面の間の距離をＸ、ゲート電極8A右側面
とPOLY層７間の距離をＸ、および絶縁酸化膜層９上のゲ
ート電極線8B左側面とPOLY層７間の距離をＸと仮定し
て、ワードライン側の単位セルの巾が、例えば、Ｙと仮
定するとセルの面積が縮小できる全体面積の大きさは3X
Yで示され得る。
部の窒化膜層17を除去した後、ゲート電極8A上の第１の
絶縁層であるLTO酸化膜層18上部とLDD領域20上部にPOLY
層７を形成してゲート電極8A上部のPOLY層７の一部を除
去する。ここで、上記の如くPOLY層７を形成する時、別
途のマスク工程を遂行しなくてもできるので、序頭に言
及したようにマスクパターン工程を遂行する時に発生す
るマスク配列上の誤差による最小の有効距離が除去され
る。すなわち、最小の距離をＸとすると、POLY層７とゲ
ート電極8A左側面の間の距離をＸ、ゲート電極8A右側面
とPOLY層７間の距離をＸ、および絶縁酸化膜層９上のゲ
ート電極線8B左側面とPOLY層７間の距離をＸと仮定し
て、ワードライン側の単位セルの巾が、例えば、Ｙと仮
定するとセルの面積が縮小できる全体面積の大きさは3X
Yで示され得る。
次に第６図について説明する。第５図で形成されるPO
LY層７を熱処理工程を行ってそれに含有された不純物を
Ｐウェル領域15内に拡散させると、ソースおよびドレイ
ンN+領域11及び11′が形成される。そして、ゲート電極
8A上部の第１の導電層であるPOLY層７と第２の導電層で
あるビットライン用POLYCIDE層５を絶縁するために第２
の絶縁層としてLTO酸化膜層６を成長させて、図面に示
された如く一定部分を残して除去する。そして、全体的
にビットライン用POLYCIDE層５を形成してソースN+領域
11と接続させる。第６図はこの状態の断面図である。
LY層７を熱処理工程を行ってそれに含有された不純物を
Ｐウェル領域15内に拡散させると、ソースおよびドレイ
ンN+領域11及び11′が形成される。そして、ゲート電極
8A上部の第１の導電層であるPOLY層７と第２の導電層で
あるビットライン用POLYCIDE層５を絶縁するために第２
の絶縁層としてLTO酸化膜層６を成長させて、図面に示
された如く一定部分を残して除去する。そして、全体的
にビットライン用POLYCIDE層５を形成してソースN+領域
11と接続させる。第６図はこの状態の断面図である。
以上の如く、本発明ではゲート電極8Aを形成した後に
POLY層７を形成する過程と、ソースおよびドレインN+領
域11及び11′を形成する過程および第１のLTO酸化膜層1
8を形成した後、ビットライン用POLYCIDE層５を形成す
る過程を自己整合コンタクト工程で形成する。
POLY層７を形成する過程と、ソースおよびドレインN+領
域11及び11′を形成する過程および第１のLTO酸化膜層1
8を形成した後、ビットライン用POLYCIDE層５を形成す
る過程を自己整合コンタクト工程で形成する。
本発明の動作はMOSFETとトレンチキャパシタが直列に
連結された単位DRAMセルで行われる。すなわち、ゲート
電極はワードラインに、ソースN+領域はビットライン
に、そしてドレインN+領域トレンチキャパシタの内部電
荷貯蔵電極にそれぞれ連結され、キャパシタの他方の電
極はＰ型シリコン基板に接続される構造になっており、
この構造ゆえに電荷を蓄積するとか消去する動作を行い
得る。例えば、本発明のDRAMセル構造で上記トレンチキ
ャパシタに電荷の蓄積を図る場合、ビットラインに正電
圧、ワードラインに正電圧を印加するとワードラインは
ゲート端子に正電圧に印加してドレインN+領域とソース
N+領域が導通し、ビットラインはソースN+領域に正電圧
を印加してドレインN+領域を介してキャパシタに電荷が
蓄積される。
連結された単位DRAMセルで行われる。すなわち、ゲート
電極はワードラインに、ソースN+領域はビットライン
に、そしてドレインN+領域トレンチキャパシタの内部電
荷貯蔵電極にそれぞれ連結され、キャパシタの他方の電
極はＰ型シリコン基板に接続される構造になっており、
この構造ゆえに電荷を蓄積するとか消去する動作を行い
得る。例えば、本発明のDRAMセル構造で上記トレンチキ
ャパシタに電荷の蓄積を図る場合、ビットラインに正電
圧、ワードラインに正電圧を印加するとワードラインは
ゲート端子に正電圧に印加してドレインN+領域とソース
N+領域が導通し、ビットラインはソースN+領域に正電圧
を印加してドレインN+領域を介してキャパシタに電荷が
蓄積される。
また、蓄積されたトレンチキャパシタで電荷の消去を
図る場合、ビットラインに零（ゼロ）電圧、ワードライ
ンに正電圧を印加するとゲート端子に正電圧が印加され
てソースおよびドレインN+領域が導通され、ソースN+領
域はドレインN+領域より電位が低いのでトレンチキャパ
シタよりドレインN+領域を介してソースN+領域側に電荷
が放電して消去される。従って、このような機能を利用
して情報を貯蔵または読取りが出来得る。
図る場合、ビットラインに零（ゼロ）電圧、ワードライ
ンに正電圧を印加するとゲート端子に正電圧が印加され
てソースおよびドレインN+領域が導通され、ソースN+領
域はドレインN+領域より電位が低いのでトレンチキャパ
シタよりドレインN+領域を介してソースN+領域側に電荷
が放電して消去される。従って、このような機能を利用
して情報を貯蔵または読取りが出来得る。
本発明のSDHT構造を有するDRAMセルは上記の説明の如
くキャパシタ容量を大きくし得るだけでなく、自己整合
コンタクト方法を用いてDRAMセルの面積を縮めて高集積
化に寄与し得る効果がある。
くキャパシタ容量を大きくし得るだけでなく、自己整合
コンタクト方法を用いてDRAMセルの面積を縮めて高集積
化に寄与し得る効果がある。
第１図は本発明の一実施例により製造されたSDHT構造を
有するDRAMセルの断面図、第２図ないし第７図はDRAMセ
ル工程中自己整合コンタクト（SELFALIGNED CONTACT）
工程方法を詳細に示した断面図であって、第２図は自己
整合コンタクト工程方法を用いてゲート電極を形成した
断面図、第３図は第２図のゲート電極左右側とシリコン
基板上部に酸化膜を形成しＰ−WELL領域にLDD領域を形
成した断面図、第４図は第３図のゲート電極の左右側壁
面にスペーサ（SPACER）を形成した断面図、第５図は第
４図のゲート電極左右面のスペーサ上部にPOLY層を形成
した断面図、第６図は第５図の工程後にドライブ・イン
工程でソースおよびドレインN+領域を形成してゲート電
極の上部にLTO酸化膜を形成してビットライン用POLYCID
E層をPOLY層上部に形成した状態の断面図、第７図は本
発明によるトレンチキャパシタのCVD酸化膜層の厚さに
よるしきい値電圧の変化状態を示した図表である。 １……Ｐ型シリコン基板、２……保護層、３……金属
層、４……ドープされた酸化膜層、５……PLYCIDE層、
６……LTO（LOW TEMPERATURE OXIDE）酸化膜層、７…
…POLY（INTERCONNECTION POLY）層、８及び８′……
ポリ層、９……絶縁酸化膜層、10……ゲート酸化膜層、
11および11′……ソース及びドレインN+領域、12……ON
O（OXIDE−NITRIDE−OXIDE）層、13……POLY層、14……
N+拡散領域、15……Ｐ型WELL領域、16……CVD（CHEMICA
L VAPOURED DEPOSITION）酸化膜層、17……窒化膜
層、18……LTO酸化膜層、19……酸化膜層、20……LDD
（LIGHTLY DOPED DRAIN）領域、21……１次トレン
チ、22……２次トレンチ。
有するDRAMセルの断面図、第２図ないし第７図はDRAMセ
ル工程中自己整合コンタクト（SELFALIGNED CONTACT）
工程方法を詳細に示した断面図であって、第２図は自己
整合コンタクト工程方法を用いてゲート電極を形成した
断面図、第３図は第２図のゲート電極左右側とシリコン
基板上部に酸化膜を形成しＰ−WELL領域にLDD領域を形
成した断面図、第４図は第３図のゲート電極の左右側壁
面にスペーサ（SPACER）を形成した断面図、第５図は第
４図のゲート電極左右面のスペーサ上部にPOLY層を形成
した断面図、第６図は第５図の工程後にドライブ・イン
工程でソースおよびドレインN+領域を形成してゲート電
極の上部にLTO酸化膜を形成してビットライン用POLYCID
E層をPOLY層上部に形成した状態の断面図、第７図は本
発明によるトレンチキャパシタのCVD酸化膜層の厚さに
よるしきい値電圧の変化状態を示した図表である。 １……Ｐ型シリコン基板、２……保護層、３……金属
層、４……ドープされた酸化膜層、５……PLYCIDE層、
６……LTO（LOW TEMPERATURE OXIDE）酸化膜層、７…
…POLY（INTERCONNECTION POLY）層、８及び８′……
ポリ層、９……絶縁酸化膜層、10……ゲート酸化膜層、
11および11′……ソース及びドレインN+領域、12……ON
O（OXIDE−NITRIDE−OXIDE）層、13……POLY層、14……
N+拡散領域、15……Ｐ型WELL領域、16……CVD（CHEMICA
L VAPOURED DEPOSITION）酸化膜層、17……窒化膜
層、18……LTO酸化膜層、19……酸化膜層、20……LDD
（LIGHTLY DOPED DRAIN）領域、21……１次トレン
チ、22……２次トレンチ。
Claims (5)
- 【請求項１】上部にＰウェル領域が形成されたＰ型シリ
コン基板と、 上記Ｐウェル領域に形成された１次トレンチ及びこの１
次トレンチをさらに上記Ｐ型シリコン基板まで掘り込ん
で形成された２次トレンチと、 上記１次トレンチの壁の内壁面上に形成されたCVD酸化
膜層と、 上記CVD酸化膜層および上記２次トレンチの壁の内壁面
上に形成されたキャパシタ酸化膜層と、 上記１次および２次トレンチに充填された電導物質で構
成された内部電荷貯蔵電極と、 上記１次トレンチの上部一部と上記１次トレンチ近傍に
位置したＰウェル領域上に形成された絶縁酸化膜層と、 上記Ｐウェル領域および上記Ｐ型シリコン基板のそれぞ
れの上記２次トレンチの壁の外面壁に面した部分に形成
されたVCC/2の外部電極用N+拡散領域と、 上記絶縁酸化膜層上の一部に形成され上部に第１絶縁層
が形成されたゲート電極線と、 LDD領域を包含したドレインおよびソースN+領域と両側
にはスペーサ、上部には第１絶縁層が形成されたゲート
電極を有して上記１次および２次トレンチ近傍のＰウェ
ル領域に形成されたＮ MOSFETと、 上記MOSFETのドレインN+領域上および上記内部電荷貯蔵
電極上に形成されて両者を電気的に連結すると共に、上
記MOSFETのソースN+領域上に形成された第１導電層と、 上記第１導電層のうちの上記MOSFETの上記ドレインN+領
域と上記内部電荷貯蔵電極とを電気的に連結する部分を
覆う第２絶縁層と、 上記第１導電層のうちの上記MOSFETのソースN+領域上に
形成された部分と電気的に連結し、上記第２絶縁層上に
延びる第２導電層と、 上記ビットライン用第２導電層上に形成された第３絶縁
層と、 上記第３絶縁層上に形成された金属層および保護層を具
備するSDHT構造を有するDRAMセル。 - 【請求項２】上記第１導電層は、 上記絶縁酸化膜層の上部の上記ゲート電極およびゲート
電極線上に形成された第１絶縁層の上部一部を除外し
て、上記ソースN+領域およびドレインN+領域上部、内部
電荷貯蔵電極上部の一部と上記ゲート電極およびゲート
電極線の上部の一部に形成され、上記ドレインN+領域を
上記内部の電荷貯蔵電極に接続し、 上記ソースN+領域上に形成された上記第１導電層の上部
の一部を除外した上記第１導電層上に形成された上記第
２絶縁層上に形成されているビットライン用第２導電層
に接続され、上記ソースN+領域を上記ビットライン用第
２導電層に接続することを特徴とする請求項１に記載の
SDHT構造を有するDRAMセル。 - 【請求項３】SDHT構造を有するDRAMセルの製造方法にお
いて、 Ｐ型シリコン基板にＰウェル領域を形成する工程と、 内壁面および外壁面を有する壁と上・下部を有して上記
Ｐウェル領域の上部からＰウェル領域の一部まで形成さ
れた１次トレンチを形成する工程と、 １次トレンチの壁の内壁面にCVD酸化膜層を形成する工
程と、 １次トレンチに形成されたCVD酸化膜層に窒化膜を形成
する工程と、 上記１次トレンチの下部に位置した窒化膜およびCVD酸
化膜層の一部を除去してそれに因りＰウェル領域の一部
を露出させる工程と、 内壁面および外壁面を有する壁を有して上記露出された
Ｐウェル領域よりＰ型シリコン基板の一部まで２次トレ
ンチを形成する工程と、 上記Ｐウェル領域および上記Ｐ型シリコン基板の上記２
次トレンチ形成工程により露出した部分の全面にわたっ
てN+拡散領域を形成する工程と、 上記１次トレンチの壁の内壁面上のCVD酸化膜上に形成
された残余の窒化膜を除去する工程と、 上記CVD酸化膜上と、上記２次トレンチの壁の内壁面上
にキャパシタ酸化膜層を形成する工程と、 上記１次トレンチ及び２次トレンチに内部電荷貯蔵電極
用物質を満たし、１次トレンチの上部面を平坦化する工
程と、 上記１次トレンチの上部面の一部と上記トレンチ近傍の
Ｐウェル領域上に絶縁酸化膜層を形成する工程と、 絶縁酸化膜の上部の両側にはスペーサ、上部には第１絶
縁層が形成されたゲート電極線と、LDD領域を包含した
ドレインおよびソースN+領域を有し両側にはスペーサ、
上部には第１絶縁層が形成された電極を有するＮ−MOSF
ETを形成する工程と、 上記MOSFETのドレインN+領域と上記内部電荷貯蔵電極と
にそれぞれ接して両者を電気的に接続する部分と、上記
MOSFETのドレインN+領域および上記内部電荷貯蔵電極と
は分離し上記MOSFETのソースN+領域に接する部分とを有
する第１導電層を形成する工程と、 上記第１導電層のうちの上記MOSFETの上記ドレインN+領
域と上記内部電荷貯蔵電極とを電気的に連結する部分を
覆う第２絶縁層を形成する工程と、 上記第１導電層のうちの上記MOSFETのソースN+領域上に
形成された部分と電気的に連結し上記第２絶縁層上に延
びる第２導電層を形成する工程と、 上記ビットライン用第２導電層上に第３絶縁層を形成す
る工程と、 上記第３絶縁層の上部の端部に金属層を形成して、上記
第３絶縁層及び金属層上に保護層を形成する工程を含む
ことを特徴とするSDHT構造を有するDRAMセルの製造方
法。 - 【請求項４】N+拡散領域を形成する工程は、 上記１次トレンチの壁の内壁面上に形成されたCVD酸化
膜層上の窒化膜上および、上記２次トレンチの壁の内壁
面上に不純物ドーパントソース（dopant sourse）を一
定の厚さに形成する工程と、 ドライブ・イン工程によって上記の不純物のドーパント
ソースを熱処理して上記２次トレンチの壁の外壁面にN+
拡散領域を形成する工程と、 上記１次および２次トレンチから不純物ドーパントソー
スを完全に除去する工程からなることを特徴とする請求
項３に記載のSDHT構造を有するDRAMセルの製造方法。 - 【請求項５】上記MOSFETを形成する工程および上記接続
する工程は、 Ｐウェル領域が形成されたＰ型シリコン基板上にゲート
酸化膜、ゲート電極用電導物質、第１絶縁層および窒化
膜層を順次に形成する工程と、上記順次に形成されるゲ
ート電極用電導物質、第１絶縁層および窒化膜層をゲー
ト電極用マスクパターン工程により食刻する工程と、 上記ゲート電極用電導物質の左右側面に酸化膜層を成長
させた後、イオン注入によりゲート電極用ポリ層の両側
Ｐウェル領域にLDD領域を形成する工程と、 上記ゲート電極両側面に酸化膜を更に成長させた後、異
方性エッチングにより酸化膜スペーサを形成して、上記
窒化膜を除去する工程と、 上記全体領域の上部に不純物が含有された第１導電層を
形成しゲート電極の上側に形成された第１導電層の一部
を除去し、それにより上記内部電荷貯蔵電極を後に形成
されるドレインN+領域に接続する工程と、 熱処理工程により上記第１導電層に含有された不純物を
Ｐウェル領域に拡散させてソースおよびドレインN+領域
を形成する工程と、 上記全体領域の上部に第２絶縁層を形成して、ソースN+
領域の上側に形成された第２絶縁層の一部を除去する工
程と、 上記全体領域にビットライン用第２導電層を形成してソ
ースN+領域の上側に形成された第１導電層と接続する工
程から成る自己整合コンタクト工程を包含することを特
徴とする請求項３に記載のSDHT構造を有するDRAMセルの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-12241 | 1988-09-22 | ||
| KR1019880012241A KR910001985B1 (ko) | 1988-09-22 | 1988-09-22 | Sdht 구조로 이루어진 트렌치 캐패시터 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128466A JPH02128466A (ja) | 1990-05-16 |
| JP2534776B2 true JP2534776B2 (ja) | 1996-09-18 |
Family
ID=19277931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247882A Expired - Fee Related JP2534776B2 (ja) | 1988-09-22 | 1989-09-22 | Ｓｄｈｔ構造を有するｄｒａｍセル及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2534776B2 (ja) |
| KR (1) | KR910001985B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3480745B2 (ja) | 1993-09-16 | 2003-12-22 | 株式会社東芝 | 半導体装置の製造方法 |
-
1988
- 1988-09-22 KR KR1019880012241A patent/KR910001985B1/ko not_active IP Right Cessation
-
1989
- 1989-09-22 JP JP1247882A patent/JP2534776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005599A (ko) | 1990-04-14 |
| JPH02128466A (ja) | 1990-05-16 |
| KR910001985B1 (ko) | 1991-03-30 |
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Legal Events
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|---|---|---|---|
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