JPH0454679A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算装置に関し、特に画像処理装置における
画像データの演算装置に関する。

〔従来の技術〕

画像処理分野の表示装置において、画面上の１画素に対
して表示メモリの複数のビットを割り当てることにより
、多色を表現することが可能になる。赤、緑、青の三原
色をそれぞれ明るさを変えて組み合わせることで、どん
な色でも表現できるため、１画素に複数のビットを割り
当てた装置では、通常１画素ｎビットの情報を３つのフ
ィールドにわけ、それぞれを赤色の明るさ、緑色の明る
さ、青色の明るさを決定するために使用している。

上記のような画像表示装置を用いて図形を描画を行うと
き、書き込もうとする値と表示メモリ上にすでに存在す
る値の２つのデータの間で演算を行い、その結果を最終
的に表示メモリに書き込む。

演算には論理演算を行う場合と算術演算を行う場合があ
る。論理演算の場合は問題はないが、算術演算をする場
合は、１画素全体のｎビットについてそのまま演算を実
行すると、値によっては各フィールド間で桁上がりを生
じるため、赤のフィールドの演算結果が緑のフィールド
に、緑のフィールドの演算結果が青のフィールドに影響
を与えてしまう。

また、３２ビツトの演算器を持つ描画装置において、１
画素に割り当てられた情報が１６ビツトであった場合、
２画素の情報をまとめて１度に演算することがある。こ
の場合についても、通常の３２ビツト演算では、算術演
算時に下位１６ビツトの画素の演算結果が上位１６ビツ
トの画素に影響を与えてしまう。

それぞれのフィールドごとの演算結果が、隣接するフィ
ールドに影響しないようにするには、フィールドの切れ
目では桁上がりを行わないようにする必要がある。従来
の図形描画装置では、この処理をｎビット中の固定の位
置で行うような構成になっていた。たとえば、１６ビツ
トの画素を６ビツト、６ビツト、４ビツトというふうに
決まったビット数で分割する。この方法を、加算を行っ
た場合について図面を用いて説明する。

第６図は、従来の実施例における図形描画装置の演算器
の構成を示す。ＦＭＯＤＥはフィールトビ分割を行うか
行わないかを制御する信号である。

演算器のビット長は１６であり、０〜１５は、ビットご
との演算器、Ｃｙはキャリーである。

フィールド分割をしないモード（ＦＭＯＤＥ＝■）では
、全てのビットについて、キャリーをそのまま次の上位
ビットに渡し、ビットごとにキャリーを加えて値を求め
る。フィールド分割を行うモード（ＦＭＯＤＥ二〇）で
は、第６図に示すように、ビット３とビット４の間およ
びビット９とピッ）１０の間のみ上位ビットへのキャリ
ー人力を必ず６゛０”とし、キャリーの伝搬を止められ
るようになっている。結果として、分割された３一つの
フィールドは独立した演算結果を得られる。

〔発明が解決しようとする課題〕

上記の方法では、次の欠点がある。

１画素に割り当てる表示メモリのビット数は、４．８，
１６，２４．３２などいろいろな値をとり得るが、それ
をたとえば赤・緑・青の３つのフィールトビ分割する方
法は−通りではない。赤の明るさの段階を緑、青に比べ
て細かくするために、赤に多くのビットを割り当てる場
合もある。

また、１画素のｎビットを４つ以上のフィールドに分割
して、３つを色表現に使用し、残りのフィールドを別の
目的で使用する構成も考えられる。たとえば、１画素１
６ビツトを１５ビツトのグラフィック画面と１ビツトの
テキスト画面に分け、グラフィック画面を５ビツト×３
とするような構成である。また、１ビツトないし複数の
ビットをカーソル表示用に用い、残りのビットを通常の
グラフィック描画に使用する構成も考えられる。

しかし、従来は固定の位置で桁上がりを止めるようにな
っており、任意の位置でビット数を分けたい場合も、そ
れが実現できないため、あらかじめ描画処理装置で定め
られたビットの割り当てに従わなければならなかった。

また、装置の規模を最小にするため、同一の演算器を画
像データだけでなく、１６ビツトのＸ座標および１６ビ
ツトのＹ座標を含む３２ビツトの座標データのように、
画像データと異なる構造をとるデータの演算にも使用し
たい場合がある。しかし、従来の固定の位置で桁上がり
を止める構成の装置では、演算器の各フィールドの構成
ビット数をそのつど変えることができないため、それぞ
れ専用の演算器を備える必要があった。

〔課゛題を解決するための手段〕

上記の欠点を解決するために、本発明では、演算データ
および入力キャリーを入力し、所定の演算を施した後に
演算結果データおよび出力キャリーを生成する演算器が
複数個連結した演算装置において、前記各演算器に対応
したキャリー制御情報を格納するキャリー制御指示レジ
スタと、前記キャリー制御情報に従って、対応する演算
器が出力するキャリーの値を修飾し隣接する上位ビット
の演算器に入力するキャリー制御部を有し、前記キャリ
ー制御部を前記各演算器と対にして備えている。

以下、実施例につき説明する。

〔実施例１〕 本発明の第１の実施例について図面を用いて説明する。

本実施例は、図形描画装置における矩形領域画像データ
の転送処理に本発明の演算装置を応用したものである。

第１図は、本発明の第１の実施例における演算装置の構
成を示すブロック図である。第１図に示すように、本実
施例は、 表示メモリ１０１と、 シーケンサ１０２と、 Ｉ１０制御部１０３と、 リードライト制御部１０４と、 矩形領域転送時に、転送元データをシフトするシフタ１
０５と、 矩形領域転送時に、データを書き換える部分と書き換え
ない部分を制御するためのマスクデータを生成するマス
ク生成回路１０６と、 矩形領域転送の転送元データを格納するレジスタ（ＳＲ
Ｃ）ｌ　０７と、 矩形領域転送の転送先データを格納するレジスタ（ＤＳ
Ｔ）１０８と、 マスク生成回路１０６で生成されるマスクデータを格納
するレジスタ（ＭＳＫ）１０９と、演算器１１０と、 演算器１１０中で桁上がりを行わないビットを指定する
区切りビット指示レジスタＩｌｌと、演算器１１０の演
算結果を格納するレジスタ（ＤＯＵＴ）１１２と、 外部とデータのやりとりを行うバス１１３と、外部バス
１１３からキャリー制御指示レジスタ１１１にデータを
出力するデータバス１１４と、シーケンサ１０２がリー
ドライト制御部を制御するための信号１２１と、 シーケンサ１０２がシフタ１０５を制御するための信号
１２２と、 シーケンサ１０２がマスク生成回路１０６を制御するた
めの信号１２３と、 表示メモリ１０１．ＳＲＣレジスタ１０７．ＤＳＴレジ
スタ１０８．ＭＳＫレジスタ１０９．ＤＯＵＴレジスタ
１１２にそれぞれリードまたはライトの指示を送るリー
ドライト信号１２４，１２５゜１２６．１２７，１２８
と、 演算器１１２の演算モードを指示する演算モード信号（
ＯＰＭＯＤ）１２９と を備えている。

画像処理において、表示メモリ上の画像のビット境界の
矩形領域の転送処理すなわちコピーが頻繁に行われる。

矩形領域転送処理では、通常、転送元の画像データおよ
び転送先の画像データを読みだし、両者の間で演算を行
って、その結果を転送先に書き込む。その時、ｌワード
ごとに処理を行うわけであるが、矩形領域の左端・右端
では、転送先領域の１ワードの一部のみ書き換える場合
が多く、そのためマスクを用いる。演算器への入力は、
転送元データ、転送先データ、マスクデータの３つが必
要となる。

コピー実行の例を第２図（ａ）に示す。第２図（ａ）は
、表示メモリ上の画像の矩形領域の転送処理を行う際の
画像メモリ上のイメージおよびＭＳＫレジスタ１０５の
内容を示す図である。第２図において、１画素の色を表
現するビット数は１６であり、隣接する２画素の情報が
３２ピツ）１ワードにパックされる。３２ビツトのうち
、左側の画素が下位１６ビツト、右側の画素が上位１６
ビツトを割り当てられている。転送は、領域の左上のワ
ードから右方向、下方向に行われる。

まず、転送元の左上のデータを１ワード読みだす。転送
元の開始点はワード境界に位置しているが、転送先領域
の左上の点はワード境界から始まっていないので、転送
元データを１画素分すなわち１６ビツト上位にシフトす
る。その上で転送先の左端を含むｌワードのデータとの
間で演算を行う。さらに転送先のワードの転送先領域に
含まれない左側の画素は元のデータを変えないようにす
る必要があるため、下位１６ビツトについては、元のデ
ータをそのまま書き込むようにする。そのため、演算結
果の値で書き換える部分をマスクによって指定する０本
実施例においては、マスクの“１゛′である部分のみ書
き換え、′０”である部分は元の値を残すようになって
おり、マスクの値は第２図（ａ）のＭＳＫレジスタ１０
５に示すように、下位１６ビツトは全て“Ｏ”、上位１
６ビツトは全て“１″である。ＭＳＮレジスタの値は転
送先の位置によって変わる。

第１図、第２図（ｂ）を用いて、本実施例における矩形
領域転送時の１ワード演算処理を説明する。

第２図（ｂ）は、キャリー制御指示レジスタ１１１の値
と、演算器１１０におけるフィールドの切れ目の対応を
示す図である。本実施例において、演算器１１０のビッ
ト長は、２ビツトであるため、キャリー制御指示レジス
タ１１１０ビツト長は３１ビツトとなる。

処理の初めに、キャリー制御指示レジスタ１１１に対し
、演算器１１０を使用した演算において桁上がりを行わ
ない位置に“１”を立て、残りのビットを０＃とじた値
を転送しておく。第２図（ｂ）に示すように、２画素の
データが１ワードにパックされ、１画素を赤（Ｒ）６ビ
ツト、緑（Ｇ）５ビツト、青（Ｂ）５ビツトの３つの部
分に分割したデータについて演算を行うとき、キャリー
制御指示レジスタに設定する値は２１０ｇ２１０ｏ、、
である。

表示メモ！ＪＩＯＩからＩ１０制御部１０３を通じて、
転送元のデータ、転送先のデータが読み込まれる。転送
元のデータは、シフタ１０５によってシフトされてから
ＳＲＣレジスタ１０７に格納され、転送先のデータはそ
のままＤＳＴレジスタ１０８に格納される。また、シー
ケンサ１０２からの制御信号１２３に従って、マスク生
成回路１０６から出力されたマスクデータがＭＳＫレジ
スタ１０９に格納される。

演算モード信号１２９がＭ　ＯＩＩの場合、演算器１１
０はＳＲＣレジスタ１０７の値にＤＳＴレジスタ１０８
の値を加算する処理を行い、演算モード信号１２９が１
″の場合、ＳＲＣレジスタ１０７の値からＤＳＴレジス
タ１０ｇの値を減算する処理を行う。その時、キャリー
制御指示レジスタ１１１の値に従って、演算器１１０の
３２ビツト中、キャリー制御指示しジスタＩｌｌ内の“
１′′であるビットに対応する位置ではキャリーの伝搬
を止める。そして、ＭＳＫレジスタ１０９において“ｌ
”であるビットについてのみ演算結果の値を、残りのビ
ットはＤＳＴレジスタ１０８の元の値をＤＯＵＴレジス
タ１１２に出力する。

ＤＯＵＴレジスタ１１２の値はＩ１０制御部１０３を通
じて表示メモリ１０１に書き込まれる。

演算器１１０における演算処理を実現する方法の詳細を
第３図を用いて説明する。第３図は、キャリー制御指示
レジスタＩｌｌの値を用いて演算の桁上がりを制御する
回路の１例を示す図である。第３図には、演算器１１０
の下位２ビツトを示す。３０１，３０２はビットごとの
加算器である。ビットごとの加算器３０１，３０２にお
いて、Ａ、Ｂは演算対象の値であり、Ｃｉはキャリー人
力、Ｃｏはキャリー出力、０は演算結果の出力である。

また、ＳＲＣレジスタ１０７かも演算器１１０への入力
をＳＯ〜３１％ＤＳＴレジスタ１０８からの入力をＤθ
〜３１．ＭＳＮレジスタ１０９からの入力をＭＯ〜３１
、演算器からの出力をＯＯ〜３１とし、図中には、それ
ぞれ下位２ビツトを示す。

なお、第３図において、円形の記号で示すゲートはトラ
ンスファ・ゲートを示しており、１字形で示す部分から
入ってくる値が“０″のときはデータを通過させず、“
１”のときはデータをそのまま通過させる。この機能か
ら、２つのデータの流れから一方を選択するセレクタの
役割を果たしている。

演算モード信号１２９が“０”の場合すなわち加算の場
合についてまず説明する。

ビット演算器３０１において、ＡにはＳＯの値が入力さ
れ、Ｂには演算モード信号１′２９が“θ″であるため
ＤＯの値がそのまま入力される。

キャリー人力は演算モード信号１２９の値″０″である
。そして、マスクの第０ビ、トすなわちＭＯが“ｌ”で
あれば演算した結果がＯＯに出力され、ＭＯが“θ″で
あればＯＯにはＤＯのもとの値が出力さｈる。ビットご
との演算で出力されるキャリーについては、キャリー制
御指示レジスタｉｌｌのビット０が“０″であれば、キ
ャリーがそのままビット演算器３０２へのキャリー人力
となる。キャリー制御指示レジスタ１１１０ビット０が
“ｌ”であれば、ＯＰＭＯＤｌ　２９の値“０”がビッ
ト演算器３０２へのキャリー人力となり、演算器３０１
からのキャリーが“ｌ°″だったとしても桁上がりは行
われない。

次に、演算モード信号１２９が“ｌ”の場合すなわち減
算の場合についてまず説明する。

減算は、減算される方の値に減算する方の値の２の補数
を加算することによって実現できる。具体的には、減算
する方の値をビットごとに反転しくｌの補数）、ｌを加
える（２の補数）。ビット演算器３０１において、Ａに
はＳＯの値が入力され、Ｂには演算モード信号１２９が
“１°”であるためＤＯの値を反転した値が入力される
。さらに、減算の場合は最下位ビットに“ｌ”を加える
必要があるため、キャリー人力には演算モード信号１２
９の値“１”を入力する。そして、マスクのθビットす
なわちＭＯが“ｌ”であれば演算した結果が００に出力
され、ＭＯが“０”であればＯＯにはＤＯの値が出力さ
れる。ビットごとの演算で出力されるキャリーについて
は、キャリー制御指示レジスタ１１１のピッ）０が０”
であれば、キャリーがそのままビット演算器３０２への
キャリー人力となる。キャリー制御指示レジスタＩｌｌ
のヒツト０がｌ　ＩＩであれば、ビット演算器３０２へ
のキャリー人力は必ず演算モード信号１２９の値“１”
となり、演算器３０２を最下位ビットとみなした減算が
行われる。

以上詳細に述べたような処理を演算器の全てのビット間
のキャリーについて行うことにより、キャリー制御指示
レジスタに設定する値によって、演算器のどのビット位
置においても桁上がりを行わないようにすることができ
る。

〔実施例２〕 次に、本発明の第２の実施例について図面を用いて説明
する。

第４図は、本発明の第２の実施例における演算装置の構
成を示すブロック図である。第４図に示すように、本実
施例は、 表示メモリ４０１と、 表示メモリ４０１と演算装置４０３を接続するバス４０
２と、 演算装置４０３と を備え、演算装置内には、 レジスタ群４１１と、 レジスタ群４１１から出力されるデータとバス４０２か
も出力されるデータのいずれかを選択するマルチプレク
サ４１２，４１３と、 シーケンサ４１４と、 演算器４１５と、 演算器中で桁上がりを行わないビットを指定するキャリ
ー制御指示レジスタ４１６と を備え、さらに、 バス４０２から表示メモリ４０１に入力されるアドレス
２１．データ４２２．リード信号４２３．ライト信号４
２４と、 シーケンサ４１４からバス４０２に入力されるアドレス
４２５．リード信号４２６．ライト信号４２７と、 バス４０２と演算装置４０３０間でやりとりされるデー
タ４２８，４２９と レジスタ群中のレジスタを選択するためのレジスタ選択
信号（Ｒ８ＥＬ）４３０と、 レジスタ群からマルチプレクサ４１２，４１３に入力さ
れるデータ４３１と、 マルチプレクサ４１２，４１３から演算器４１５に入力
されるデータ４３２．．４３３と、シーケンサ４１４か
らマルチプレクサ４１２゜４１３に入力されるオペラン
ド選択信号（Ｏ３ＥＬ）４３４，４３５と、 演算器４１５の演算モードを指示する演算モード信号（
ＯＰＭＯＤ）４３６と、 キャリー制御指示レジスタ４１６のリードライトを指示
する信号（ＫＳＥＬ）４３７とを備えている。

第５図（ａ）、　（ｂ）は、レジスタ群４１１中のレジ
スタの例を示す図である。第５図（ａ）には描画図形の
ＸＹ座標を格納するレジスタ５０１、第５図（ｂ）には
画素の色情報を格納するレジスタ５０２を示す。

本実施例においては、描画図形のＸ座標、Ｙ座標の値は
おのおの１６ビツトであり、第５図（ａ）に示すように
１本の３２ビツトレジスタにパックされている。例えば
直線を描画する場合、１画素描画するごとに、直線の傾
きに応じてＸ座標またはＸ座標または両方を１ずつずら
していくが、本実施例ではＸ座標およびＸ座標のインク
リメントを同時に１回の演算で行う。

また、第５図（ｂ）に示すように、画面上の１画素には
１６ビツトの表示メモリが割り当てられ、そのうちの１
５ビツトをグラフィック画面として使用し、残りの１ビ
ツトをキャラクタ画面に使用する。グラフィック用の１
５ビツトの内訳は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）それ
ぞれ５ビツトずつである。キャラクタ表示用のビットに
“１”が立っている画素には、グラフィック画面にオー
バーレイして文字用に指定した色が表示される。

演算の際には、２画素の情報を３２ビツトにパックして
扱う。

本実施例は、上述したＸＸ座標データの演算と画素デー
タの演算で、一つの演算器を共通に使用することを可能
にするために、本発明の演算装置を応用したものである
。

第４図、第５図（ａ）、　（ｂ）を用いて、演算器４１
５によってデータを演算する処理を説明する。

まず、キャリー制御指示レジスタ４１６に対して初期値
を設定する。キャリー制御指示レジスタ４１６へのデー
タの転送は、演算器４１５に対する入力Ａ　ｉ　ｎを演
算を行わずに通過させることによって行う。第５図（ａ
）に示す座標レジスタ５０１の値について演算を行う場
合、キャリー制御指示レジスタ４１６には“８０００　
（ＩＩ）”を設定する。

演算結果は座標レジスタ５０１に書き戻される。

第５図（ｂ）に示す画素データ５０２の値について演算
を行う場合には、”４２１８４２１（１・）”を設定す
る。演算結果は表示メモリ４０１またはレジスタ群４１
１内のレジスタに対して送られる。

これらの異なる構造のデータをともに演算器４１５で扱
うため、オペランドのデータ構造が切り替わるごとに、
キャリー制御指示レジスタ４１６の値を書き換えて演算
を行う。

演算器４１５による演算においては、レジスタのデータ
を用いる場合と、表示メモリの画像データをそのまま用
いる場合がある。そのため、演算器に対する入力は、表
示メモリからバスを通じて読み込んだデータと、レジス
タ群中のレジスタから読み込んだデータのいずれかを選
択できる。

演算器４１５に対する第１のオペランドがアルチプレク
ザ４１２からＡ　ｉ　ｎとして入力されるが、シーケン
サ４１４から入力されるオペランド選択信号４３４が“
Ｏ”であればレジスタ群からのデータ４３１を４３２に
出力し、“Ｉ　ＩＩであれば、バス４０２からの入力４
２８を４３２に出力する。

第２のオペランドについても、マルチプレクサ４１３を
通じて、オペランド選択信号４３５を用いて同様に選択
され、バス４３３に出力され、Ｂｉｎとして演算器４１
５に入力される。

オペランドが入力されると、第１の実施例と同様に第３
図に示すような方法で、キャリー制御指示レジスタ４１
６の値に従って桁上がりを制御し、演算モード信号４３
６の値に従って加算または減算が行われる。その結果は
、データバス４２９に出力され、バス４０２を通じて表
示メモリに書き込まれるか、またはレジネタ群４１１内
のレジスタに書き込まれる。

第ｌの実施例においては、最初にキャリー制御指示レジ
スタに設定した値を以降の一連の処理で参照する。第２
の実施例においては、複数の用途に同一の演算器を用い
るため、処理の途中でキャリー制御指示レジスタの値を
ダイナミックに変更する点が第１の実施例と異なる。

〔発明の効果〕

以上説明したように本発明は、算術演算の桁上がりを行
わない位置を指示するレジスタの値を変えることにより
、任意のビット位置で任意の個数のフィールドに演算器
を区切ることができ、区切った各フィールドで独立した
演算結果を得ることができる。

第１の実施例は、最初に一度設定した値を以降の処理で
参照するものであり、ｌワード内のフィールドをソフト
ウェア的に自由に設定できるため、様々な応用装置に容
易に使用することができる。

特にＬＳＩ化する場合、従来の固定の位置で分割する方
法では、たとえば分割された各フィールドの構成が異な
る３種類の用途に対応するためには、３品種のＬＳＩを
開発しなければならなかった。本発明を適用すると、１
品種で全てに対応できるため、ＬＳＩの開発、構造、検
査にかかる工数が３分の１に削減される。

第２の実施例は、別々の用途で同じ演算器を共用し、処
理の間にダイナミックに値を変えるものであり、限られ
た演算用資源を多目的に使用しなければならない場合に
適している。

【図面の簡単な説明】

第１図は本発明の第１の実施例における演算装置の構成
を示すブロック図、 第２図（ａ）は第１の実施例における矩形領域画像デー
タ転送における画像イメージを示す図、第２図（ｂ）は
第１の実施例における演算オペランドとキャリー制御指
示レジスタの値の対応を示す図、第３図は第１の実施例
、第２の実施例における演算装置の回路を示す図、 第４図は本発明の第２の実施例における演算装置の構成
を示すブロック図、 第５図は第２の実施例における演算オペランドの構成の
例を示す図、 第６図は従来例における演算器の桁上がり制御の方法を
示す図である。 図において、 １０１．４０１・・・・・・表示メモリ、１０２，４１
４・・・・・・シーケンサ、１０３・・・・・・Ｉ１０
制御部、　　１０４・・・・・・リードライト制御部、
１０５・・・・・・シフタ、１０Ｂ・・・・・・マスク
生成回路、１０７，１０８゜１０９．１１２・・・・・
・レジスタ、１１０，４１５・・・・・・演算器、Ｉｌ
ｌ、４１６・・・・・・キャリー制御指示レジスタ、１
２９，４３６・・・・・・演算モード選択信号、４１１
・・・・・・レジスタ群、４１２，４１３・・・・・・
マルーＦ−プレクサ、４３４，４３５・・・・・・オペ
ランド選択信号。 代理人　弁理士　　内　原　　　晋 痢乙回（Ｉ２） 茅１図 第２図（ｂ）

Claims (1)

【特許請求の範囲】
1. 演算データおよび入力キャリーを入力し、所定の演算を
   施した後に演算結果データおよび出力キャリーを生成す
   る演算器が複数個連結した演算装置において、前記各演
   算器に対応したキャリー制御情報を格納するキャリー制
   御指示レジスタと、前記キャリー制御情報に従って、対
   応する演算器が出力するキャリーの値を修飾し隣接する
   上位ビットの演算器に入力するキャリー制御部を有し、
   前記キャリー制御部を前記各演算器と対にして備えたこ
   とを特徴とする演算装置。