JP2806171B2 - データ演算装置 - Google Patents
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Description
データを演算する演算装置に関し、特に1ワード長を超
えたデータを演算するデータ演算装置に関する。
基本単位として“ワード”単位で処理することが多い。
例えば、1ワードが16ビットである16ビット・コン
ピュータにおいては、演算部、データバス、記憶部など
はすべて16ビットを単位として構成されている。
2を用いて説明する。演算を行うには、まず演算すべき
データを記憶部4から読み出し、データバス10を介し
てテンポラリ・レジスタ1および2にデータをセットす
る。2つのテンポラリ・レジスタ1,2にデータをセッ
トすると演算部5で所定の演算を行い、演算結果をテン
ポラリ・レジスタ3に格納する。次いで、テンポラリ・
レジスタ3の値をデータバス10を介して記憶部4に書
き戻すことによって処理を終了する。
4に含まれているため、演算を開始する前に一旦テンポ
ラリ・レジスタ1あるいは2にデータを転送する必要が
あるが、テンポラリ・レジスタを廃し、2つのデータを
同時に供給できるようにした記憶部を演算部に直接接続
し、ダイレクトにレジスタ間演算を実行できるようにし
たデータ演算装置も開発されている。いずれにしても、
ハードウェア的にはワード長が固定されるので、1ワー
ドを超えるデータを処理する場合には、次の2つの方法
で実現されていた。
ハードウェアは1ワード長を単位として構成し、ソフト
ウェアで2ワード長以上のデータを処理する方法であ
る。たとえば、図3(a)は2ワード長のインクリメン
ト/デクリメントを行う場合のフローチャートである
が、この図に示すように、下位ワードをまず演算し、下
位ワードからの桁上がりあるいは桁下がりがあれば上位
ワードを補正するという方法である。
されている方法である。加減算などの2項演算を行う場
合にも同様であり、まず下位ワードと上位ワードをそれ
ぞれ別に演算し下位ワードからの桁上がりなどに応じて
上位ワードを補正することによって実現されている。
にあわせてハードウェアを設計することである。すなわ
ち32ビット処理が最大であれば、32ビットの演算
部、データバス、記憶部を用意するのである。しかしな
がら、現実的には1ワード長はターゲットとする応用を
考慮しコスト・パフォーマンスが最適となるワード長を
選択することになり、例外となる応用に関しては上記に
示したソフトウェア手法を用いることが多い。
を考慮して設計されたものであるが、それぞれ次のよう
な欠点があった。
法ではあるがハードウェアによる方法に比べて非常に低
速である。図3(a)の各処理はそれぞれ1サイクルで
実行されるので、最悪ケースで6サイクルを要する。ハ
ードウェアで実現した場合は1サイクルで処理できるの
で、処理時間は6倍に達する。
いが、コストがかかる。さらに、演算器で処理するデー
タ長が長くなるので、演算過程における下位ビットから
上位ビットへの桁上がりや桁下がりの信号伝播がクリテ
ィカル・パスとなり、この演算器を含む装置全体の動作
速度の高速化が困難になるという欠点もある。
は大きくオペランド・アドレス計算とデータ演算の2種
類に分けられる。オペランド・アドレス計算は、処理す
べきデータが格納されている記憶装置のアドレスを計算
するもので、アクセスするアドレス空間の大きさによっ
て処理すべきビット長が決まる。一方、データ処理はデ
ータとしてどのぐらいのダイナミック・レンジの値を扱
うかによって処理すべきビット長が決まる。最近の応用
では、データ演算は16ビット長で十分であっても、ア
ドレス空間が64Kバイトを超えるようになってきてお
り、オペランド・アドレス計算は24ビット長ないし3
2ビット長で行う必要がでてきた。
ドレス計算を別々のものとしてとらえると、両者の演算
が必ずしも同じ種類である必要はなくなる。ビット長と
同様に必要最小限の演算を実現できればよい。データ演
算は四則演算や論理演算を必要とするが、オペランド・
アドレス計算はその性質上、加減算だけで済ますことも
できる。たとえば、命令体系として、24ビットのベー
ス・アドレスと16ビットのオフセットを演算すること
によってオペランド・アドレスを得るようなものを考え
ることができる。この場合、下位16ビットすなわち下
位ワードの演算は様々な演算が必要であるが、上位8ビ
ットすなわち上位ワードの処理はインクリメントあるい
はデクリメントだけで済む。
減および処理の高速化を図るデータ演算装置を提供する
ことにある。
め、本発明に係るデータ演算装置は、第1の演算手段
と、第2の演算手段と、制御手段とを有し、1ワード長
より長いデータの演算を行うデータ演算装置であって、
第1の演算手段は、1ワード長のデータを演算するもの
であり、第2の演算手段は、1ワード長を超える部分の
データを演算するものであり、制御手段は、前記第1の
演算手段よる演算を実行後、前記第2の演算手段に対
し、演算データならびに前記桁上がり信号あるいは桁下
がり信号を供給するものであり、さらに、前記第2の演
算手段は、前記演算結果の桁上がり信号あるいは桁下が
り信号に基づいて演算を行なうものである。
ぞれ最適な演算種類をもたせ、それぞれ最適なビット長
で処理することによって、従来のソフトウェア手法に対
するコストアップを最小限に抑え、かつ従来のハードウ
ェア手法と同等以上の性能を得ることができる。
て詳細に説明する。
示すブロック図である。図において、本実施例は、デー
タ演算の基本となる1ワード長を16ビットとし、オペ
ランド・アドレス計算を24ビットで行うデータ処理装
置である。まず図1を用いて全体の構成と動作について
説明する。この図の中でテンポラリ・レジスタ1〜3、
記憶部4、演算部5を含む部分については従来のハード
ウェア構成、つまり図2と基本的な構成は同じである。
違いは演算部5から信号線11がでている点、各部を制
御するコントロールバス13からの制御信号を図示して
いる点にある。
るのはシーケンサ9である。シーケンサ9はプログラム
に従って動作し、テンポラリ・アドレス1〜3、記憶部
4、演算部5、インクリメンタ/デクリメンタ6、メモ
リ制御部8の各部の動作を制御するユニットであり、記
憶部4および7をアクセスする際のアドレス、テンポラ
リ・レジスタ1〜3のリード/ライト制御信号、演算部
5ならびにインクリメンタ/デクリメンタ6(以下IN
C/DECと称す)の演算種類の指定する信号、メモリ
制御部8の制御を行うための制御信号を生成する。
号、桁下がり信号、ゼロ検出信号、符号信号は信号線1
1を介してシーケンサ9に入力され、プログラムの条件
分岐のために参照される。
る水平型マイクロプログラムであり、命令語は大きく2
つのフィールドに別れている。第1のフィールドはテン
ポラリ・レジスタ1〜3、記憶部4、演算部5のユニッ
トを、第2のフィールドはINC/DEC6、記憶部
7、メモリ制御部8のユニットを制御するようになって
いる。
るものとしては、テンポラリ・レジスタ1〜3、記憶部
4、演算部5、データバス10、メモリ・データバス1
4である。8ビット長で構成されるのは、INC/DE
C6、記憶部7、ローカルバス12である。また、メモ
リ・アドレスバス15は24ビット長である。
算すべき下位ワードのデータを記憶部4から読み出す。
データバス10を介してテンポラリ・レジスタ1および
2にデータをライトする。2つのテンポラリ・レジスタ
1,2にデータをライトすると演算部5で所定の演算を
行う。演算部5で実行される演算種類はコントロールバ
ス13上の信号で指定される。演算結果をテンポラリ・
レジスタ3に格納する。
ータバス10を介して記憶部4に書き戻す。以上によっ
て下位ワードの処理を完了する。
〜3のライト動作は、コントロールバス13上のライト
制御信号がアクティブになるタイミングで行われ、また
記憶部4へアクセスする際のアドレスならびにリード/
ライト制御もコントロールバス13上の信号によって指
定される。
の演算の結果により発生した桁上がり信号あるいは桁下
がり信号が信号線11を介してINC/DEC6に入力
される。INC/DEC6は、記憶部7に入力されるコ
ントロールバス13上のアドレスで選択されたバイト・
データを入力とし、桁上がり信号がアクティブであれば
このデータをインクリメントし、また桁下がり信号がア
クティブのときはデクリメントし、桁上がり、桁下がり
信号が共にインアクティブの場合は入力したバイト・デ
ータをそのまま出力する。出力データはローカルバス1
2を介して記憶部7に書き戻される。
を用いて説明する。この図は、演算部5とINC/DE
C6の演算が並列に実行されることを示している。ま
ず、第1サイクルで下位ワードの演算を行う。次のサイ
クルでただちに、INC/DEC6で上位ワードの演算
を行なう。このサイクルは、記憶部7がINC/DEC
6におけるワード・データを供給するために、データバ
ス10を介してアクセスすることはできないが、演算部
5の系統、すなわち図2の従来のハードウェア構成に相
当する部分は全く独立に動作できる。つまり、演算部5
とINC/DEC6は2段のパイプライン処理を行って
いるのである。
16ビットの演算は演算部5を中心として図1の左半分
の部分で行い、1ワード長を超える部分すなわち上位8
ビットに関する演算はINC/DEC6を中心とした図
1の右半分の部分で実行される。したがって、24ビッ
トのオペランド・アドレス計算は下位16ビットを図の
左半分、上位8ビットを図の右半分で行うことになる。
量のメモリをアクセスする際に使用されるが、これはメ
モリ制御部8で生成されメモリ(図示せず)に出力され
る。メモリはメモリ・アドレスバス15、メモリ・デー
タバス14に接続される。メモリ制御部8は、データバ
ス10を介して記憶部4あるいはテンポラリ・レジスタ
3に格納されているデータを下位16ビット・アドレス
として取り込む。上位8ビットのアドレスはローカル・
バス12を介して入力する。両者を結合してメモリに対
する24ビット・アドレスとし、メモリ・アドレスバス
15に出力する。
ータバス10を介してメモリ制御部8に取り込まれメモ
リ・データバス14に出力される。メモリから読み出し
たリード・データはメモリ・データバス14から読み込
まれデータバス10を介して指定された記憶部あるいは
テンポラリ・レジスタに格納される。
示すブロック図である。本実施例は実施例1のインクリ
メンタ/デクリメンタを2項演算が実行できる演算器に
置き換えたものである。
は、ローカルバス12を介して記憶部7、テンポラリ・
レジスタ20〜23間のデータ転送ができるようになっ
ている。テンポラリ・レジスタ20,21の内容を入力
とするように演算部24を接続し、その出力をテンポラ
リ・レジスタ23に格納する。この構成は演算部5を中
心として図の左半分の構成とほぼ同じである。相違点
は、8ビット長を単位としていること、演算部5から出
力される信号線11が演算部24の入力になっているこ
と、記憶部7はデータバス10とローカルバス12のい
ずれかもアクセスできるようになっていることである。
トの処理については、演算部5の中心に実施例1で説明
したとおりであるので、演算部24を中心とした上位8
ビットの処理について述べる。
記憶部7から読み出したデータをローカルバス12を介
してライトする。記憶部7およびテンポラリ・レジスタ
20,21のリード・ライト制御は、プログラムにした
がってシーケンサ9が生成したコントロールバス13上
の対応した制御信号をアクティブにしたタイミングで行
われる。
タ20と21に格納されたデータを2項演算データとし
て入力し、かつ演算部5から出力された信号線11上の
桁上がりあるいは桁下がり信号を演算部24の最下位ビ
ットのキャリー/ボロー入力として使用する。このとき
の演算種類はコントロール・バス12上の信号によって
指示される。演算結果はテンポラリ・レジスタ23に格
納されたのち、ローカルバス12を介して記憶部7ある
いはテンポラリ・レジスタ20,21に格納される。メ
モリに対するアドレスは実施例1と同様に、メモリ制御
部8において24ビット・アドレスが合成される。
様に2つのフィールドに分けられたマイクロプログラム
によって指示される。したがって、図の左半分と右半分
はそれぞれ独立に動作する。また、シーケンサ9は演算
部24から下位16ビットの演算結果と上位8ビットの
演算結果を合成した24ビットの演算結果状態信号25
を入力するようになっており、この信号によって24ビ
ット全体の演算結果による条件分岐を行う。
立したハードウェアで実行することを説明した。実施例
1よりコストはアップするが処理の柔軟性が増した。
ワード長を超える部分を8ビットとしたが、本発明の主
旨によれば、これらのワード長を任意の値にしても実現
は可能であり、同様の効果が得られることは明白であ
る。また、演算種類についても様々なものを考えること
ができる。本発明の実施例1は、コストアップを最小限
に抑えるために演算部をインクリメンタ/デクリメンタ
として単項演算だけができるようにした。実施例2では
演算部を汎用の2項演算器として汎用性を高めた。
の実行速度は2ワード長の演算処理ハードウェアを搭載
した場合と同等以上の性能にすることができた。しか
も、ハードウェア量、すなわちコスト面でもバス幅を1
ワード長にできるので、接続するRAMやROM、レジ
スタや演算器のワード長も1ワードに抑えることができ
るのでコスト的にも安価である。1ワード長のハードウ
ェア資源を使用してソフトウェア的に処理する従来の手
法に比べても、比較的小さいコスト・アップで大幅な性
能アップを実現できるので、コスト・パフォーマンスの
改善を図ることができる。
ド長を超える部分の演算を独立したハードウェアで並列
動作させることにある。一般的には処理するデータのワ
ード長が長くなると、桁上がり信号の伝播がクリティカ
ル・パスになり、コンピュータ全体の動作周波数の高速
化を妨げることになるが、本発明によれば、上位ワード
の処理を下位ワードの処理より1サイクル遅らせて実行
するパイプライン構造にすることによってこの問題を解
決した。したがって、上位ワード、下位ワードをひとつ
の演算器で一括処理する従来手法にくらべて、上位ワー
ド、下位ワードそれぞれの演算ビット幅が短いためクリ
ティカル・パスが短くなり、従来手法よりも装置全体の
動作周波数を高速化できる。
ンポラリ・レジスタを廃し、レジスタ・ファイルをダイ
レクトに演算器に接続する構成をとるような装置におい
ても本発明を適用できることは明白である。このように
本発明の主旨によれば、演算部における演算の種類、デ
ータ供給の形態に依存せず上述した効果を得ることが可
能である。
ク図である。
ク図である。
Claims (1)
- 【請求項1】 第1の演算手段と、第2の演算手段と、
制御手段とを有し、 1ワード長より長いデータの演算を行うデータ演算装置
であって、 第1の演算手段は、1ワード長のデータを演算するもの
であり、 第2の演算手段は、1ワード長を超える部分のデータを
演算するものであり、制御手段は、前記第1の演算手段よる演算を実行後、前
記第2の演算手段に対し、演算データならびに前記桁上
がり信号あるいは桁下がり信号を供給するものであり、 さらに、前記第2の演算手段は、前記演算結果の桁上が
り信号あるいは桁下がり信号に基づいて演算を行なうも
のであることを特徴とするデータ演算装置。
Priority Applications (2)
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JP4255900A JP2806171B2 (ja) | 1992-08-31 | 1992-08-31 | データ演算装置 |
Publications (2)
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ID=17285134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP4255900A Expired - Fee Related JP2806171B2 (ja) | 1992-08-31 | 1992-08-31 | データ演算装置 |
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1992
- 1992-08-31 JP JP4255900A patent/JP2806171B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-13 US US08/801,730 patent/US5757685A/en not_active Expired - Lifetime
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