JPS61198765A - Semiconductor device - Google Patents
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- JPS61198765A JPS61198765A JP60040016A JP4001685A JPS61198765A JP S61198765 A JPS61198765 A JP S61198765A JP 60040016 A JP60040016 A JP 60040016A JP 4001685 A JP4001685 A JP 4001685A JP S61198765 A JPS61198765 A JP S61198765A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、詳しくは半導体装置のチッ
プサイズの小型化に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more particularly to miniaturization of the chip size of a semiconductor device.
本発明の半導体装置は、従来利用されていなかった外部
導出電極部直下の半導体基板表面を、入力保護回路の一
部または素子部の一部として利用することによって、上
記小型化を達成するものである。The semiconductor device of the present invention achieves the above-mentioned miniaturization by using the surface of the semiconductor substrate directly under the external lead-out electrode section, which has not been used conventionally, as part of the input protection circuit or part of the element section. be.
［従来の技術］
第４図及び第５図は、従来の半導体装置を表わす図であ
る。[Prior Art] FIGS. 4 and 5 are diagrams showing a conventional semiconductor device.
半導体装置は、フリップチップバンブ電極（第４図；
２０） 、あるいはポンディングパッド（第５図：２１
）等の外部導出電極部を有し、これら外部導出電極部と
、集積回路等の素子部とは配線部４．８によって電気的
に接続されている。なお、必要箇所は基板１の表面の所
定部位に形成された絶縁ｌｌ１１３１．３２によって絶
縁されている。なお、配線部は、アルミニウム等の配線
パターン４．８で形成される。The semiconductor device has a flip chip bump electrode (Fig. 4;
20) or a pounding pad (Fig. 5: 21)
), and these external lead-out electrode parts and an element part such as an integrated circuit are electrically connected by a wiring part 4.8. Note that the necessary locations are insulated by an insulator 1131.32 formed at a predetermined location on the surface of the substrate 1. Note that the wiring portion is formed of a wiring pattern 4.8 made of aluminum or the like.
しかし、上記した従来の半導体装置では、外部導出電極
部直下の半導体基板には素子部は形成されず、従って該
部分（第４図中Ａの範囲、第５図中Ｂの範囲）は無駄な
部分となり、ひいてはチップサイズの大型化の原因とな
っている。However, in the conventional semiconductor device described above, no element part is formed on the semiconductor substrate directly under the external lead-out electrode part, and therefore, this part (range A in FIG. 4, range B in FIG. 5) is wasted. This results in an increase in chip size.
［発明が解決しようとする問題点］
本発明は上記した事情に鑑み案出されたものであり、外
部導出電極部直下の部分を素子部の一部として利用する
ことにより、チップサイズの小型化を達成するものであ
る。[Problems to be Solved by the Invention] The present invention has been devised in view of the above-mentioned circumstances, and it is possible to reduce the chip size by using the part directly under the external lead-out electrode part as a part of the element part. The goal is to achieve the following.
ｃ問題点を解決するための手段及び作用］本発明は外部
導出電極部直下に不純物拡散層を形成し、これを素子部
の一部として利用することにより、半導体チップの小型
化を達成するものである。Means and operation for solving the problem [c] The present invention achieves miniaturization of a semiconductor chip by forming an impurity diffusion layer directly under the external lead-out electrode section and using this as a part of the element section. It is.
第１図は本発明の一例の半導体装置の断面模式即ち、本
発明は、
半導体基板１に形成された素子部５．６．７（集積回路
の部分は省図示）と、外部導出電極部２と、これらを接
続する配線部４．８とを有する半導体装置において、
前記外部導出電極部２直下の半導体基板１表面に、不純
物拡散層５による素子部の一部が形成されていることを
特徴とする半導体装置である。FIG. 1 is a schematic cross-sectional view of a semiconductor device as an example of the present invention. and a wiring section 4.8 connecting these, characterized in that a part of the element section is formed by an impurity diffusion layer 5 on the surface of the semiconductor substrate 1 directly under the external lead-out electrode section 2. This is a semiconductor device.
素子部５．６．７（集積回路等の部分は図において配線
パターン８の右方に連なる）はトランジスタ、ダイオー
ド、抵抗等各種素子の形成されている部分であり、半導
体基板１の表面に公知の方法〈プレーナ法等）によって
形成する。The element portion 5.6.7 (the integrated circuit portion continues to the right of the wiring pattern 8 in the figure) is a portion where various elements such as transistors, diodes, and resistors are formed, and is a well-known portion on the surface of the semiconductor substrate 1. Formed by a method (planar method, etc.).
外部導出電極部２は、上記素子部への入出力端子であり
、本発明ではフリップチップバンブｌｉ［ｆｆ１（第１
図；２．第４図；２０参照）、あるいはワイヤボンディ
ング用のポンディングパッド（第５図：２１参照）を想
定している。フリップチップバンプ電極の場合は、該電
極下部の中間金属層２４およびアルミニウム配線パター
ン４が該電極直下の不純物拡散ｌｌ！５に対する緩衝作
用を有する。The external lead-out electrode section 2 is an input/output terminal to the element section, and in the present invention, the flip chip bump li[ff1 (first
Figure; 2. 4; see 20) or a bonding pad for wire bonding (see FIG. 5: 21). In the case of a flip-chip bump electrode, the intermediate metal layer 24 and the aluminum wiring pattern 4 under the electrode are used to diffuse impurities directly under the electrode. It has a buffering effect against 5.
又ポンディングパッドの場合は、ワイヤボンディング時
の衝撃を吸収するために該ポンディングパッドを２層に
構成するとよい。これら外部導出電極部２は公知の方法
によって形成することができる。In the case of a bonding pad, it is preferable to configure the bonding pad into two layers in order to absorb shock during wire bonding. These external lead-out electrode portions 2 can be formed by a known method.
配線部は上記素子部と外部導出電極部２、及び素子部と
素子部とを接続するものであり、第１図の場合はアルミ
ニウム配線パターン４．８で構成される。なお外部導出
電極部２が入力端子である場合は、これに接続する配線
部は入力保護回路の一部としての機能を有する。例えば
、アルミニウム配線パターン４は入力保護抵抗として機
能する。The wiring portion connects the element portion and the external lead-out electrode portion 2 and the element portions, and in the case of FIG. 1, is constituted by an aluminum wiring pattern 4.8. In addition, when the external lead-out electrode part 2 is an input terminal, the wiring part connected to it has a function as part of an input protection circuit. For example, the aluminum wiring pattern 4 functions as an input protection resistor.
アルミニウム配線パターン４．８は公知の蒸着法等の方
法により、形成することができる。The aluminum wiring pattern 4.8 can be formed by a known method such as vapor deposition.
本発明の特徴点である外部導出電極部２の直下の不純物
拡散層５は、素子部形成時ににプレーナ法等の公知の方
法によって形成することができる。The impurity diffusion layer 5 directly under the external lead-out electrode section 2, which is a feature of the present invention, can be formed by a known method such as a planar method when forming the element section.
第１図の場合は、不純物拡散層５と外部導出電極部２と
は、２箇所（４１，４２）で電気的に接続されている。In the case of FIG. 1, the impurity diffusion layer 5 and the external lead-out electrode section 2 are electrically connected at two locations (41, 42).
しかし本発明はこれに限定されず、該不純物拡散層５と
その直上の外部導出電極部２とを電気的に接続せず、不
純物拡散１１５を他の外部導出電極部と接続してもよい
。However, the present invention is not limited thereto, and the impurity diffusion layer 5 and the external lead-out electrode section 2 directly above the impurity diffusion layer 5 may not be electrically connected, and the impurity diffusion layer 115 may be connected to another external lead-out electrode section.
上記構成の半導体装置は、外部導出電極部２直下に不純
物拡散層５が形成され、こ、れが素子部の一部として利
用されている。故に半導体基板表面の利用率が向上し、
装置の小型化に有益である。In the semiconductor device having the above configuration, an impurity diffusion layer 5 is formed directly under the external lead-out electrode section 2, and this is used as a part of the element section. Therefore, the utilization rate of the semiconductor substrate surface is improved,
This is useful for downsizing the device.
［実施例］ 以下、本発明を具体的な実施例に基づいて説明する。[Example] The present invention will be described below based on specific examples.
第１図及び第２図は本発明の実施例である半導体装置の
断面模式図であり、第３図は第１図及び第２図に示す装
置の等価回路図である。第１図においてＮ″″型半導体
基板１の電位はＶｃｃに保たれ、また、第２図において
フリップチップバンプ電極２′はアースされている。ま
た第２図中のアルミニウム配線８′は第１図中のアルミ
ニウム配線４に接続されている。なお、第３図に示す各
数字は第１図中の数字にそれぞれ対応する。また、抵抗
Ｒ６は第１図の拡散層抵抗６に、ダイオードＤ５、Ｄ７
は拡散層５とＮ−型半導体基板１（Ｖｃｃ）、及び拡散
層７とＮ″″型半導体基板１（Ｖｃｃ）とでとで構成さ
れるダイオードにそれぞれ対応する。1 and 2 are schematic cross-sectional views of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is an equivalent circuit diagram of the device shown in FIGS. 1 and 2. In FIG. 1, the potential of the N'''' type semiconductor substrate 1 is maintained at Vcc, and in FIG. 2, the flip chip bump electrode 2' is grounded. Further, the aluminum wiring 8' in FIG. 2 is connected to the aluminum wiring 4 in FIG. 1. Note that each number shown in FIG. 3 corresponds to the number in FIG. 1, respectively. Furthermore, the resistor R6 is connected to the diffusion layer resistor 6 in FIG. 1, and the diodes D5 and D7.
correspond to a diode formed of the diffusion layer 5 and the N-type semiconductor substrate 1 (Vcc), and the diffusion layer 7 and the N'''' type semiconductor substrate 1 (Vcc), respectively.
また、ダイオードＤ５−は第３図の拡散層つとＰ−（Ｐ
＋）型層１−（５−１７″）とで構成されるダイオード
にそれぞれ対応する。（５−と７′は導通状態（同電位
）である。また１′は９とＮ″″基板１との導通を阻止
するアイソレーションの役割をする。）
本実施例は、外部導出電極部であるフリップチップバン
ブ電極２とその直下に形成された不純物拡散１１５とを
接続し、該不純物拡散層５を入力保護回路の一部として
利用する場合である。また半導体基板としてはＮ″″型
基板を用いている。In addition, the diode D5- is connected to the diffusion layer P- (P
+) type layer 1-(5-17"). (5- and 7' are in a conductive state (same potential). 1' is 9 and N"" substrate 1 In this embodiment, the flip-chip bump electrode 2, which is an external lead-out electrode part, is connected to the impurity diffusion layer 115 formed directly below it, and the impurity diffusion layer 5 This is a case where the input protection circuit is used as part of an input protection circuit. Also, an N'''' type substrate is used as the semiconductor substrate.
（半導体装置の製造）
まず、Ｎ−型半導体基板１の表面に素子部及び配線部の
一部をプレーナ法によって形成する。ここに、Ｐ形不純
物拡散層５．７．５′、７′及びＰ型拡散層抵抗６．６
′、及びＮ型拡散Ｆｒ１９は、素子部に形成するＭＯＳ
ｌ−ランジスタ（省図示）と同時に形成することがで
きる。(Manufacture of Semiconductor Device) First, a part of an element part and a wiring part are formed on the surface of an N-type semiconductor substrate 1 by a planar method. Here, P-type impurity diffusion layers 5.7.5', 7' and P-type diffusion layer resistance 6.6
', and N-type diffusion Fr19 are MOS formed in the element part.
It can be formed simultaneously with the l-transistor (not shown).
次に半導体基板の表面を酸化して酸化膜３１を形成した
後、所定箇所４１．４２．８１．４１−１８１′におい
て該酸化ｊｌＪ３１に窓開けをし、その後アルミニウム
を全面に蒸着する。その後４エツチングにより不用部の
アルミニウムを除去して、上記所定箇所４１．４２．８
１．４１−１８１−において拡散層５．７．５′、９と
接続する配線パターン４．８．４′、８−を得る。Next, after oxidizing the surface of the semiconductor substrate to form an oxide film 31, windows are opened in the oxidized film 31 at predetermined locations 41, 42, 81, 41-181', and then aluminum is deposited on the entire surface. After that, unnecessary aluminum was removed by etching at the specified locations 41, 42, 8.
1. Wiring patterns 4.8.4', 8- connected to the diffusion layers 5.7.5', 9 are obtained at 1.41-181-.
上記配線パターン形成後、プラズマＣＶＤ法により窒化
珪素（３ｉ３Ｎｎ＞の絶縁膜あるいはスパッタ法による
ＳｉＯ２膜等の絶縁！１Ｉ３２を全面に形成し、該絶縁
膜３２のフリップチップバンブ電極形成部に窓開けをす
る。その後、該窓開は部に中間金属膜２４．２４′を蒸
着形成し、該中間金属１２４．２４−上に電極基台２３
．２３′及びハンダバンプ２２．２２′をそれぞれ形成
する。After forming the above wiring pattern, an insulating film of silicon nitride (3i3Nn>) or an SiO2 film by sputtering is formed on the entire surface using a plasma CVD method, and a window is opened in the part of the insulating film 32 where the flip-chip bump electrode is to be formed. Thereafter, an intermediate metal film 24, 24' is deposited on the window opening, and an electrode base 23' is formed on the intermediate metal 124, 24'.
．． 23' and solder bumps 22 and 22', respectively.
（評価）
上記のごとく形成した半導体装置は、フリップチップバ
ンブ電極２．２′の直下にＰ形不純物拡散層５．５−１
１′及びＮ形不純物拡散層９が形成され、これが配線部
の入力保護回路の一部として利用されている。即ち正の
過大入力に対してはダイオード０５．０７が、また負の
過大入力に対してはダイオードＤ５−がそれぞれ保護ダ
イオードとして機能する。従って基板表面の該部分が従
来と異なり無駄ではなく、チップサイズの小型化を達成
することができた。(Evaluation) The semiconductor device formed as described above has a P-type impurity diffusion layer 5.5-1 immediately below the flip chip bump electrode 2.2'.
1' and an N-type impurity diffusion layer 9 are formed, which are used as part of the input protection circuit of the wiring section. That is, the diode 05.07 functions as a protection diode against excessive positive input, and the diode D5- functions as a protective diode against excessive negative input. Therefore, unlike the conventional method, this portion of the substrate surface is not wasted, and the chip size can be reduced.
又、不純物拡散層５．５′、１−１９をバンブ電極２．
２−の直下に形成したために、該不純物拡散１１５．５
−１１′、９によって形成する保護ダイオードＤｓ、Ｄ
ｓ−を従来より大面積化することができ、所望の性能の
保護ダイオードとすることができた。尚、この応用とし
ては出力トランジスタの基板に対するダイオード面積を
増大させることも可能である。Further, the impurity diffusion layers 5.5' and 1-19 are connected to bump electrodes 2.5' and 1-19.
2-, the impurity diffusion 115.5
-11', protection diodes Ds, D formed by 9
It was possible to make s- larger in area than before, and it was possible to provide a protection diode with desired performance. Note that in this application, it is also possible to increase the area of the diode with respect to the substrate of the output transistor.
又保護ダイオードをフリップチップバンブ電極直下に構
成したために、従来保護ダイオードを形成していた部分
に保護抵抗を形成することができ、従って該保護抵抗の
長さを従来よりも長くすることができ、所望の抵抗値の
保護抵抗とすることができた。Furthermore, since the protection diode is configured directly under the flip-chip bump electrode, the protection resistor can be formed in the area where the protection diode was conventionally formed, and therefore the length of the protection resistor can be made longer than in the past. A protective resistor with a desired resistance value could be obtained.
［効果］
以上要するに本発明は、外部導出電極部直下に不純物拡
散層を形成し、これを素子部の一部として利用するもの
である。[Effects] In short, the present invention forms an impurity diffusion layer directly under the external lead-out electrode section and utilizes this as a part of the element section.
実施例に述べたところからも明らかなように本発明の装
置では、外部導出電極部直下を素子部の一部として利用
しており、従来と異なり無駄ではない。従ってチップサ
イズの小型化を達成することができる。As is clear from the description of the embodiments, in the device of the present invention, the area directly below the external lead-out electrode portion is used as a part of the element portion, and unlike the prior art, it is not wasted. Therefore, the chip size can be reduced.
又、外部導出電極部直下に形成する不純物拡散層を該外
部導出電極部と接続する場合は、該拡散層によって構成
する保護ダイオードを従来よりも大面積化することがで
き、所望の性能の保護ダイオードを得ることができる。In addition, when an impurity diffusion layer formed directly under the external lead-out electrode part is connected to the external lead-out electrode part, the area of the protection diode formed by the diffusion layer can be made larger than before, and the desired performance can be protected. You can get a diode.
第１図は本発明の実施例の半導体装置の断面模式図であ
り、第２図は該半導体装置の他のフリップチップバンブ
電極部の断面模式図である。また、第３図は第１図及び
第２図に示す装置の等価回路図である。第４図は従来の
フリップチップバンブ電極を有する半導体装置の断面模
式図であり、第５図はワイヤボンディング用の半導体装
置の平面図である。
１・・・Ｎ−型半導体基板
２・・・外部導出電極部
４・・・配線パターン ５．９・・・不純物拡散層
６・・・拡散層抵抗
特許出願人 日本電装株式会社
代理人 弁理士 大川 宏
同 弁理士 藤谷 修
同 弁理士 丸山明夫
（＋Ｊ 。
ｍ ′
第３図
第４図
第５図FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a schematic cross-sectional view of another flip-chip bump electrode portion of the semiconductor device. Moreover, FIG. 3 is an equivalent circuit diagram of the apparatus shown in FIGS. 1 and 2. FIG. 4 is a schematic cross-sectional view of a semiconductor device having a conventional flip-chip bump electrode, and FIG. 5 is a plan view of a semiconductor device for wire bonding. 1... N-type semiconductor substrate 2... External lead-out electrode section 4... Wiring pattern 5.9... Impurity diffusion layer 6... Diffused layer resistance Patent applicant Nippondenso Co., Ltd. Agent Patent attorney Hirodo Okawa, Patent Attorney Shudo Fujitani, Patent Attorney Akio Maruyama (+J. m' Figure 3, Figure 4, Figure 5)
Claims (3)
部と、これらを接続する配線部とを有する半導体装置に
おいて、 前記外部導出電極部直下の半導体基板表面に、不純物拡
散層による素子部の一部が形成されていることを特徴と
する半導体装置。(1) In a semiconductor device having an element part formed on a semiconductor substrate, an external lead-out electrode part, and a wiring part connecting these, the element part is formed by an impurity diffusion layer on the surface of the semiconductor substrate directly under the external lead-out electrode part. A semiconductor device characterized in that a part of is formed.
部導出電極部に接続する特許請求の範囲第１項記載の半
導体装置。(2) The semiconductor device according to claim 1, wherein the impurity diffusion layer is connected to the external lead-out electrode section located directly above the impurity diffusion layer.
純物拡散層は入力保護回路の一部として該ＭＯＳトラン
ジスタのゲート電極に接続する特許請求の範囲第１項記
載の半導体装置。(3) The semiconductor device according to claim 1, wherein the element section includes a MOS transistor, and the impurity diffusion layer is connected to the gate electrode of the MOS transistor as part of an input protection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040016A JP2559102B2 (en) | 1985-02-28 | 1985-02-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040016A JP2559102B2 (en) | 1985-02-28 | 1985-02-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198765A true JPS61198765A (en) | 1986-09-03 |
| JP2559102B2 JP2559102B2 (en) | 1996-12-04 |
Family
ID=12569108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040016A Expired - Lifetime JP2559102B2 (en) | 1985-02-28 | 1985-02-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559102B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119527A1 (en) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Industrial Co., Ltd. | Back annotation equipment, mask layout correcting equipment, back annotation method, program, recording medium, process for fabricating semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115854A (en) * | 1981-01-09 | 1982-07-19 | Toshiba Corp | Input protective circuit |
| JPS57190333A (en) * | 1981-05-20 | 1982-11-22 | Toshiba Corp | Semiconductor device |
-
1985
- 1985-02-28 JP JP60040016A patent/JP2559102B2/en not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
| JPS57115854A (en) * | 1981-01-09 | 1982-07-19 | Toshiba Corp | Input protective circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2559102B2 (en) | 1996-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |