JPS5923700A - Time switch - Google Patents
Time switchInfo
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- JPS5923700A JPS5923700A JP13345882A JP13345882A JPS5923700A JP S5923700 A JPS5923700 A JP S5923700A JP 13345882 A JP13345882 A JP 13345882A JP 13345882 A JP13345882 A JP 13345882A JP S5923700 A JPS5923700 A JP S5923700A
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- JP
- Japan
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- memory
- data
- time
- call
- holding
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は1侍分割方式の電子交換機に用い乙タイムスイ
ッチに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time switch used in a one-samurai division type electronic exchange.
従来この種の電子交換機においては、時分割多重と空間
分割多重を組合せて用いることが多く、このため速いス
ビ〜ドで交換ケ行うためには高速の切換スイッチを必要
とする問題点かあった。In the past, this type of electronic switching equipment often used a combination of time division multiplexing and space division multiplexing, which posed the problem of requiring high-speed changeover switches in order to switch quickly. .
本発明は、時分割のみを行うタイムスイッチを711い
てスピード向上し、上記した従来の欠点を除去すること
を目的としたものであって、以下にその一実施により1
図1n1と共に説明する。The present invention is aimed at improving the speed of a time switch 711 that performs only time division and eliminating the above-mentioned drawbacks of the conventional technology.
This will be explained with reference to FIG. 1n1.
第11ン]C1、タイムスイッチに入出力する信号ハイ
ウェイの流れを示す図であって、この場合1フレーム&
:J: 32個のタイムスロットに分割されているもの
とする。ここでTSφ〜TS31はそれぞれO〜31番
目のタイムスロットの番号、Aは送イ1、のO酢目のタ
イムスロソi・のデータ内容を表わしこの場合Cユ8ビ
ットの直列2進データである。11th] C1 is a diagram showing the flow of the signal highway that inputs and outputs the time switch, in this case 1 frame &
:J: Assume that the time slot is divided into 32 time slots. Here, TSφ to TS31 are the numbers of the 0th to 31st time slots, respectively, and A represents the data content of the 0th time slot i of send 1, and in this case, C is 8-bit serial binary data.
−マ/こDX 、RXはそれぞれ送信及び受信のデータ
を示し、32個のタイムスロット単位で繰り返さ7する
。-Ma/ko DX and RX indicate transmission and reception data, respectively, and are repeated in units of 32 time slots.
FSX、FSRはそれぞれ送信及び受信のフレーム同j
υ]信号で、各フレームの元頭のタイミング全規定する
。次Ki2図T、T −)(IGHWAY 。FSX and FSR are the same for sending and receiving frames respectively.
The timing of the beginning of each frame is fully specified by the υ] signal. Next Ki2 figure T, T-) (IGHWAY.
R−HIGHWAYはそれぞれタイムスイッチへ或ハか
もの送、受信ハイウェイ(信号)を表わす。R-HIGHWAY represents a certain transmitting or receiving highway (signal) to the time switch, respectively.
C0DECi音声等のアナログ[8号をデジタル信号し
こ或いはデジタル信号にそれぞれ変換するためのA/D
、O/A変換機能を有するコーデイソク。C0DECi A/D for converting analog [No. 8] into digital signals or digital signals, respectively.
, codei soku with O/A conversion function.
A及びBはタイツ、スイッチに接続された2個の電話機
、TDIはタイムスイッチである。さらVこ第3図にお
いて、U1〜U3は前記タイムスイッチ1’ D Jの
第1のユニット部、■1〜v3は第2のユニット部を示
す。前記第1のユニット部U1〜U3はそれぞれデータ
の内容を記i:t;iするだめの第1の通話メモIJ
−M 1及び前記のデータのアドレス全6己1息するた
めのi4’41の1″呆]、!メモリード2より成り、
一方第2のユニット部V1〜v3もそれぞれ同僚に第2
の通話メモIJ −M 3と第2の保持メモlJM4よ
り成る。CPしは接続制御部である。A and B are tights, two telephones connected to a switch, and TDI is a time switch. Furthermore, in FIG. 3, U1 to U3 indicate the first unit portions of the time switch 1'DJ, and 1 to V3 indicate the second unit portions. The first unit parts U1 to U3 each have a first call memo IJ for recording data contents.
- M 1 and the address of the above data all 6 self 1 i4'41 1'' gap], !Memory 2,
On the other hand, the second unit parts V1 to V3 also have their colleagues second
It consists of a telephone call memo IJ-M3 and a second holding memo IJM4. The CP is a connection control section.
またHWTは前記タイムスイッチ’rDJにデータが入
力される14本のハイウェイ、一方HvvR1〜HWl
(2はそれぞれN1〜lq3本からなる出力側のハイウ
ェイで、M=N1+N2FN3の関係にある。In addition, HWT is connected to 14 highways through which data is input to the time switch 'rDJ, while HvvR1 to HWl
(2 is the highway on the output side, each consisting of three N1 to lq, with the relationship M=N1+N2FN3.
a、bは前記接続flilJ側j部CPUへのそれぞれ
送信番号情報C受信番号情報、Cは前記CPUの出力で
送信の各タイムスコツト番号とこれに対応するデータの
関係を表わすデータが含まれている。a and b are transmission number information C and reception number information respectively to the connection flilJ side J part CPU, and C is an output of the CPU that includes data representing the relationship between each transmission time spot number and the data corresponding thereto. There is.
次C(第1〜第3図を用いて動作全説明する。Next C (The entire operation will be explained using FIGS. 1 to 3.
+iiJ記第2図で、電話1潰Aから′電話(残Bに7
潰話全川ける」場合の例に説明する。(交Il1通話に
する場合Cj1、′11.話磯B詰機、詰機Aへの接続
も必要。)この場合に′IL子交換機の他の部分(図示
せず)の動1′1によりシとチャンネルのサーチが行わ
れ、その結果送信イ111には0爵目のタイムスロソl
−T S Oが、4/こ受(i−!側には一番目のタイ
ムスロッ)TSlがぞれそ7t :+tu当られたもの
とする。+ii In Figure 2 of J, from telephone 1 A to 'telephone (remainder B is 7
This will be explained using an example of "Musume Zenkawa Keru". (When making an AC Il1 call, it is also necessary to connect Cj1, '11. to the talk iso B filler and filler A.) In this case, the operation of other parts of the IL slave switch (not shown) A search for channels is performed, and as a result, the 0th time slot is sent to 111.
-T SO is assumed to be 4/(the first time slot on the i-! side) TSL is 7t:+tu.
−力で電話機への音声情けはコーデックCot)EC(
ICよりサンプリングされ、8ビツトのディジタル(、
i >’、−D X Vこ変換され、タイムスロットφ
を指定されているので第1図のTSφにデータAがのシ
、タイムスイッチTDJに伝送される。- Voice control to the phone is possible using CODEC (Cot) EC (
Sampled from IC, 8-bit digital (,
i>', -D
is specified, data A is sent to TSφ in FIG. 1 and is transmitted to time switch TDJ.
タイムスイッチTDI″′cは前記のタイムスロットの
番号TSのNoに従って、順番に第1の通話メモリへM
lの書き込みが行なわれる。電話機Aの信号はTSφな
ので、先頭のQ番地へ書き込まれる。書き込みは総ての
ハイウェイ、タ イムロットについて行なわなければな
らないので、1ハイウエイてQ′J、1タイムスロット
当り1バイ]・として32バイト、24ハイウエイHW
なら24X32=768バイトの通話メモリM1か必要
である。The time switch TDI'''c sequentially sends M to the first call memory according to the time slot number TS No.
Writing of l is performed. Since the signal of telephone A is TSφ, it is written to the first address Q. Writing must be done for all highways and time slots, so one highway is Q'J, one byte per time slot], which is 32 bytes and 24 highway HW.
In this case, a call memory M1 of 24×32=768 bytes is required.
−書き込寸れた通話データは接、1−7″l:1lfl
l酉1司令に従って受信ハイウェイR−HI G HW
AY 1lilに送出される。- The written call data is connected, 1-7″l: 1lfl
Receiving highway R-HIG HW according to l Rooster 1 command
Sent to AY 1lil.
潜き込むタイミング(フレーム同期信号FSXからの順
番)と読み出しタイミング(フレーム同JtJJ信号F
SRからの順番)を接続1i!I I卸司令に従って変
えることが、時分割交換の手段である。Infiltration timing (order from frame synchronization signal FSX) and readout timing (frame synchronization signal FSX)
(order from SR) connect 1i! II Changing according to wholesale orders is a means of time-sharing exchange.
基体的K f’;L s第1の保1、)メモl) M
2に第1の姐言占メモリM1のアドレスをデータとして
書き込むことにより、6元み出しタイミング金変える。Fundamental K f'; L s first hold 1,) memo l) M
By writing the address of the first sister word fortune telling memory M1 in 2 as data, the 6 yuan extraction timing is changed.
電話iBはタイムスロット1にのっている信号kD/八
変へした内容を、受話しているので、タイムスロット1
の読み出しタイミングのとき、第1の通話メモリM1の
八(φ番地の内容)を受信ハイウェイR−HIGHWA
Y にのぜれば電話機Bに電話機Aの内容が聞こえる
。よって、第1の保持メモリMRは受信ハイウェイR−
HIGHVVAYのN。Telephone iB is receiving the contents of the signal kD/Yhen on time slot 1, so time slot 1
At the read timing of , the 8th (contents of address φ) of the first communication memory M1 is received from the highway R-HIGHWA.
If you turn on Y, you can hear what's on phone A on phone B. Therefore, the first holding memory MR is connected to the reception highway R-
N of HIGHVVAY.
に対応して順次読み出しが行なわれる様になっているの
で、保持メモIJ M 2のデータ出力端子は通古、L
メモリのアドレス端子に接続しておき、第1の保持メモ
リM2に取り出したいタイムスロットの内界がメモリさ
れている第1の通話メモlJM1の′アドレスにデータ
として与えてやればよい。よって接続ifi!I御司令
は、第1の保持メモリM2のアドレス(受信ハイウェイ
R−HIGHWAYのNO及びタイツ、スロット番号T
IME 5LOTのNo)とデータ(送信ハイウx
イT −HIGHWAY t7) N O及びタイツ、
スOツト滑’rじTIME 5LOTのN O) ’
f5、タイツ、スイッチTDJに出力する作業となる。Since reading is performed sequentially in accordance with
It is sufficient to connect it to the address terminal of the memory and give it as data to the 'address' of the first call memory lJM1 in which the inner bounds of the time slot to be retrieved are stored in the first holding memory M2. Therefore, connect ifi! I command is the address of the first holding memory M2 (reception highway R-HIGHWAY NO and tights, slot number T
IME 5LOT No.) and data (transmission information x
HIGHWAY t7) N O and tights,
STEP SLIP TIME 5 LOT NO)'
The task is to output to f5, tights, and switch TDJ.
以上がタイムスイッチTDJの基本的な動作であるが、
実際のタイムスイッチTDJ′T:はさらに通話メモl
) &、i 汀き込んでいる時、読み出しが行なえない
ので、通話メモリ及び保j’:’jメモリヲ・各々2つ
で1組とし、書き込みと読み出し全交互に行なうようV
Cして高速化全図っている。The above is the basic operation of time switch TDJ,
Actual time switch TDJ'T: also call memo l
) &, i Since reading cannot be performed when the memory is loaded, it is recommended that the call memory and the storage memory be made into a set of two, and all writing and reading will be done alternately.
We are trying to increase the speed by using C.
以上説明したように本発明によ、′ば、電子交換則のタ
イムスイッチ全時分割多重方式のみで構成し、しかも曲
話メモリーと保持メモリー金それぞれ2組用いて書き込
みと読み出し全交互に行っているので特に高速な部品を
用いることなく高速化出来るfり点を有する。As explained above, according to the present invention, it is constructed only by a time-division multiplexing method using a time switch based on the electronic exchange law, and moreover, writing and reading are performed alternately using two sets each of the song memory and the holding memory. Therefore, it has a f point that can be increased in speed without using particularly high-speed parts.
第1図は本発明の一実施例になるタイムスイッチの動作
全説明するためのタイムチャート、第2図は原理全説明
するだめの説明図、第3図はその構成を示すブロック図
である。
Ml・・・・・第1の通話メモI)−1M2・・・・・
第1の保持メモリ 、M3・・・・・第2の通話メモリ
ー、M4・・・・・第2の保持メモリー、CPTJ・・
・・・接続制肖1部。
代理人の氏名 弁球−1−中 尾 緻 男 ほか1名第
1図
第2図
第3図FIG. 1 is a time chart for explaining the entire operation of a time switch according to an embodiment of the present invention, FIG. 2 is an explanatory diagram for explaining the principle in its entirety, and FIG. 3 is a block diagram showing its configuration. Ml...First call memo I)-1M2...
First holding memory, M3...Second call memory, M4...Second holding memory, CPTJ...
...connection system portrait part 1. Name of agent: Benkyu-1-Toshio Nakao and 1 other person Figure 1 Figure 2 Figure 3
Claims (1)
タイムスロットの番号に従って時間的に配列され、個々
のPCMデータはi列後数ビットで構成され、それぞれ
M本の入出力信号線からなる送受信データハイウェイと
、前記PXMf1Mのデータが1タイムフレーム毎に前
記タイムスロットの順番で書込まれる第1の通話メモリ
と、前記PXM個の送信側及び、これ全受信する側の全
ての組合わせ情報が与えられており、これによってPX
M個の送信データの接続先を指定ノーるために前記第1
の通話メモリに接続されている受信データ・ハイウェイ
の1タイムフレームに時間的に再配置されるへき接続順
序情報を定めるための接続制御卸手段と、前記接続順序
情報により、前記通話メモリから取り出すべきデータの
入っているアドレス番号を、受信ノ・イウエイ上の時間
的配置の順序に保持する一方で読出しのサイクルに入る
と前aC第1の通話メモリのだめのアドレス査号データ
を読出し、それによって指定されたアドレスの前記第1
の通話メモリ1のデータが読出され、受信データハイウ
ェイに送り出すだめの第1の保持メモリーと、前記第1
の通話メモリー及び保持メモリーと同一な第2の通話メ
モリー及び保持メモリーとからな9、前記第1の通話メ
モリー及び第1の保持メモリーの組と、前記第2の通話
メモリー及び第2の保持メモリーの組を書込与サイクル
と読出しサイクル毎に交互に繰収し用いてなるタイムス
イッチ。P pieces of PCM data are arranged temporally according to the numbers of multiple time slots within one time frame, and each PCM data consists of several bits after the i column, each consisting of M input/output signal lines. A transmitting/receiving data highway, a first call memory in which the PXMf1M data is written in the order of the time slots every time frame, and all combination information of the PXM transmitting sides and all receiving sides. is given, which makes PX
In order to specify the connection destination of M pieces of transmission data,
a connection control wholesale means for determining connection order information to be temporally rearranged in one time frame of the received data highway connected to the call memory of the call memory; While the address numbers containing the data are maintained in the order of time arrangement on the reception way, when the read cycle is entered, the address number data in the first communication memory is read out, thereby specifying the address number. said first address of
data in the communication memory 1 is read out and transmitted to the receiving data highway;
a second call memory and a holding memory that are the same as the call memory and holding memory of 9; a set of the first calling memory and the first holding memory; and a set of the second calling memory and the second holding memory; A time switch that uses a set of 1 and 2 alternately for each write cycle and each read cycle.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13345882A JPS5923700A (en) | 1982-07-29 | 1982-07-29 | Time switch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13345882A JPS5923700A (en) | 1982-07-29 | 1982-07-29 | Time switch |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5923700A true JPS5923700A (en) | 1984-02-07 |
Family
ID=15105248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13345882A Pending JPS5923700A (en) | 1982-07-29 | 1982-07-29 | Time switch |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923700A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61189096A (en) * | 1985-02-18 | 1986-08-22 | Hitachi Ltd | Memory control circuit of time switch |
-
1982
- 1982-07-29 JP JP13345882A patent/JPS5923700A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61189096A (en) * | 1985-02-18 | 1986-08-22 | Hitachi Ltd | Memory control circuit of time switch |
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