JPS61176216A - 位相スキヤツタ検出及び減少回路並びにその方法 - Google Patents

位相スキヤツタ検出及び減少回路並びにその方法

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JPS61176216A
JPS61176216A JP61017713A JP1771386A JPS61176216A JP S61176216 A JPS61176216 A JP S61176216A JP 61017713 A JP61017713 A JP 61017713A JP 1771386 A JP1771386 A JP 1771386A JP S61176216 A JPS61176216 A JP S61176216A
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  • Networks Using Active Elements (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、一般的には、磁気記録媒体に関連して記録及
び再生されるデジタル信号を含みかつある信号チャンネ
ルを介して伝送される情報信号の位相スキャッタを検出
　　　　′し減少する回路及び方法に関する。
（関連技術の説明及び従来技術の問題点）あるチャンネ
ルを介して伝送される情報信号はそのようなチャンネル
に固有な周波数で公知の一定ではない振巾応答及び非線
形位相応答のため歪を受ける。デジタルデータ流を伝送
する時に、それは元の情報内容が大きく悪化せしめられ
てしまうか又はほとんど失なわれてしまう程度まで上述
した非均−周波数応答のため歪みかつ減衰せしめられる
ようになってしまう。
このような信号伝送チャンネルの１つの例は磁気記録／
再生装置であシ、そこに於て再生振巾応答は変換器対記
録媒体分離、媒体の厚さ、変換ギャップ長損失及び他の
周知の因子の組合せられた影響により高い周波数で減少
する。理想的な磁気記録／再生チャンネルのための基本
的な要求は信号歪を回避するために周波数に依存する振
巾あるいは位相の変化を導入することなしに全ての周波
数の信号を伝送できなければならないことである。従っ
て、比較的に平担な応答が所望の周波数範囲内で得るこ
とができるように上述した振巾応答を補償する等化応答
を与える再生増巾等化器を使用することが通常の手法で
あった。しかしながら、これら等化器は再生ヘッド及び
前置増巾器（これらは再生回路に於いて普通に使用され
ている）と共に位相シフトを導入してしまう。このよう
な位相シフトはデジタル記録／再生系に於いては特に好
ましくない（再生信号は信号転移の正確な検出が必要と
されるため）。従って、振巾等化器は位相シフトを補償
する等化応答を与える位相等化器を往々後続させている
。
ある場合に於いて、振巾等化器の使用なしに位相等化器
を使用することによりチャンネルの上述した非線形位相
応答を補償することが所望される。
高密度デジタル信号が本質的にアナログ通信チャンネル
を介して伝送される際に（これはそれらが予め記録され
た磁気媒体から再生されるような時に生じる）、等化器
は最小位相スキャッタのために注意深く調節されねばな
らない。伝送されるデジタルデータ流の遅延が周波数応
答バンドに渡って非均−である時に位相スキャッタが生
じる。その結果、元のデータと同期した基準クロ、り信
号の信号転移に関してちる信号転移は早く生じ、ある他
の信号転移は遅く生じる。これは伝送デジタル信号の「
０」及び［１」間を正確に区別する能力を減少させる。
例えば、自己クロッキング・デジタル信号が伝送あるい
は記録される際に、位相スキャッタは受信あるいは再生
時に零細交差を不明確にし、それにより信号のビット誤
差比率を増大させる。
再生等化器からの出力信号の振巾及び位相関係をモニタ
することによりオワシロスコープ上で位相スキャッタを
検出することハ公知である。このオッシロスコープハ等
化器からの出力信号に位相ロックされたクロック信号に
より外部からトリガされる。
オワシロスコープのスクリーン上でこのようにして得ら
れた信号はその形が人間の目と類似しているため一般的
に１目のパターン」と呼ばれている。次いで等化器は最
少量の時間スプレッドでその目のパターンの零細交差を
得るように、最小位相スキャッタのために手動的に調節
せしめられる。零細交差での目のパターンの最も鋭い（
シャープな）画像が手動設定により得られるとそれは最
小位相スキャッタに対応するものとなる。
以上の記載から明らかガように、位相スキャッタを最小
にする上述した方法は不正確でありかつ操作者の誤差を
受けやすいものである。まだ、上述した方法は低Ｓ／Ｎ
比のシステム（目のパターンがノイズから区別すること
を困難とする）に於いては適切ガものではない。更にま
た、その方法は自動制御による位相スキャッタ調節のた
めには好ましくない。
（本発明の概略及び長所） デジタル磁気記録／再生方式に於いて、一般的に「ビッ
ト同期」回路として呼ばれているようないわゆるビット
同期回路を使用することは公知である。それはフェーズ
←ｅ ロワクループを構成するように共に接続される電圧制御
発振器及びデジタル位相検出器を使用する。その位相検
出器は再生等化器から等化されたデジタルデータ流をｌ
−かつ発振器から出力信号を受け、そのデータ流と同期
したクロック信号を与える。デジタル位相検出器の出力
信号周波数が最小値である時に、等化された信号の最小
位相スキャッタが得られるということを本発明者によっ
て発見された。このため、本発明によれば、位相スキャ
ッタの量はデジタル位相検出器の出力でスイッチング周
波数をモニタすることにより検出される。位相検出器か
ら最小出力信号周波数を得るように等化器を調節するこ
とにより位相スキャッタは最小とされる。
従来技術に於いてなされていた目のパターンを観察する
ことによるような操作者による主たる評価に依存しない
ようにすることが本発明の位相スキャッタ検出装置及び
方法の大きな長所である。更にまた、本発明は最小位相
スキャッタのだめの等化器の自動的調節を可能にする。
本発明の他の重要な長所はそれが位相スキャッタの反覆
的測定を与えることである本発明のギヤ、２プスキヤツ
タ検出及び減少回路についてなされる試験は従来技術に
よって得られる減少に比較して、磁気媒体から再生され
たデータのビット誤差比率の１０倍の減少まで表わした
。
（図示実施例の説明） 第１図は本発明の位相スキャ８２夕検出回路を使用する
再生ヘッド２０及び前置増巾器２２を含んだ公知の磁気
記録／再生チャンネルの一部の例を示す。再生ヘッドは
従来技術で周知のように前置増巾器２２に接続した再生
巻線２１を有している。再生ヘッド２０はテープ、ディ
スク、ドラム等の磁気媒体（図示せず）に記録された磁
束パターンを検出する。この例に於いて、信号はミラー
２乗コード、非零復帰コード又は任意の他の公知のデジ
タルコードを使用してデジタルデータ流の形で記録され
る。ヘッド２０からの出力信号は前置増巾器２２により
増申される。
増巾及び位相等化回路２２の出力３１に接続されている
。上述したように回路２４は記録／再生チャンネルに固
有な一定でない振巾応答及び／又は非直線位相応答を補
償し、それにより周波数と共にほぼ直線的に変化する所
望の位相応答と周波数と共には実質的に変化しない所望
の振巾応答とがそれぞれ得られるようになる。等止器２
４は周知の構成のものであってもよい。しかしながら、
好ましくは特願昭　　年第 号に示される電圧制御増巾等止器が使用され得る。第１
図の等止器２４の好適実施例は第５Ａ図及び第５Ｂ図に
関連して後により詳細に説明される。
等化回路２４の出力で得られた等化された信号はアナロ
グ信号である。その信号の振巾は当該技術で周知のよう
に記録されたデータに対応するデジタル再生データ流を
得るようにリミッタ２６により制限されるリミッタ２６
からの出力信号はビット同期回路２８にライン３４を介
して与えられる回路２８は公知の設計のものであり、そ
れは再生データ流に同期される内部のシステム基準クロ
ック信号を得るように再生等止器と共に使用されるもの
として知られている。より詳細には、「ビット同期」回
路と一般的に呼ばれているピット回路２８はリミッタ２
６の出力信号とフェーズロックされる基準クロック信号
をライン３６に発生させる。このクロック信号は一般的
に再生クロック信号と呼ばれている。本発明によれば、
周波数検出器４４は出力ライン４０での２進転移の速度
（スイッチング周波数と呼ばれている）をモニタするた
めビット同期回路２８に含まれている位相検出器からの
出力線４０と接続する。上述したことから明らかなよう
に、位相検出器からの出力線４０の２進転移の速度はラ
イン３４での等化された再生データの位相スキャッタ量
に対応する。等止器２４は詳細に後述するように、ライ
ン４０での最小転移速度を得るように制御入力２５．２
７に於いて調節されることができる。
第２図は第１図のビット同期回路２８及び周波数検出器
４４の例を示す。ビット同期回路２８はデジタル位相検
出器゛３２にライン３６ヲ介して接続した出力を有する
電圧制御発振器（ＶＣＯ）３０によって構成されうる基
準クロック信号発生器を有している。好適実施例に於い
て、Ｄ形フリップフロップ（Ｆ／Ｆ　）がデジタル位相
検出器として使用されている。
ビット同期回路２８は周知のフェーズロックループ（Ｐ
ＬＬ　）として以下のように動作する。第１図のリミッ
タ２６からの等化されたデジタル信号はライン３４で受
けられそれはＦ／Ｆ　３２のクロック入力に与えられる
。Ｆ／Ｆ　３２のＤ入力はライン３６を介して、ＶＣＯ
３０からの出力信号を受ける。Ｆ／Ｆ　３２．の出力か
らの出力信号は以下の様にしてＶＣＯ３０の制御入力に
ＤＣフィードバック信号としてライン４２を介して与え
られる。ＶＣＯ３０からのライン３６での高レベル信号
と一致するライン３４でのデジタルデータのどの立ち立
シ縁でもＦ／Ｆ　３２からのライン４２に与えられる高
レベル出力信号が存在する。
同様に、ＶＣＯ３０からのライン３６での低レベル信号
と一致するライン３４での信号のどの立ち立９縁部にも
ライン４０上の低出力レベルの信号が存在する。ビット
同期回路の動作から明らかであるように、ライン４２の
フィードバック信号が正であれば、ライン３６でのＶＣ
Ｏ出力信号の周波数は減少せしめられる。同様に、ライ
ン３６での信号の周波数はライン４２での信号が負であ
れば減少する。
ＶＣＯ３０からのライン３６の出力信号は上述した再生
クロック信号、即ちライン３４での等化された再生デー
タ流にフェーズロックされる内部システム基準クロック
信号である。周知のように、この再生クロック信号は磁
気記録／再生回路を含む公知の信号伝送回路に於て再生
デジタルデータを回復して再クロッキングするように使
用されるので、元の記録信号波形とほぼ同一の再生信号
となる。
ライン４０上の位相検出器の出力によって与えられるス
イッチング周波数がライン３４でのデジタル信号の位相
スキャッタの量に比例することが本発明に従って本発明
者により発見された。好適実施例に於いてそのスイッチ
ング周波数はＦ／Ｆ　３２の出力での双安定信号の転移
速度に対応する。
従って、本発明によれば、ライン４０の出力信号の周波
数は、ライン３４でのデータの位相スキャッタの量を検
出するためにモニタされる。また本発明によれば第１図
の等止器２４はそのモニタされるスイッチング周波数を
最小にしそれにより位相スキャッタを最小にするように
調節される。
第２図の好適実施例に於いて、アナログ周波数検出回路
４４が以下のようにスイッチング周波数をモニタするよ
うに使用される。周波数検出器４４は、好ましくは、一
定面積パルスの発生器４８及び積分器５゜によって構成
される。差動ボルトメータ４６は積分器５０の出力に接
続される。
パルス発生器４８は２つのトランジスタ（Ｔｒ）５２．
５３（例えばｚ　Ｎ　２２２２である）からなシ、これ
らは後述するように電流モードスイッチとして働くよう
に接続されている。Ｔｒ５２．５３のエミッタは抵抗（
Ｒ）５５を介して負のＤＣ電圧源に接続される。
１つのＴｒ５２　　のコレクタは接地され、他のＴｒ５
３　　のコレクタは接地された１つの端子を有するイン
ダクタ（Ｌ）５４の他の端子に接続されている。Ｔｒ５
２　のベースはＦ／Ｆ　３２からのライン４０での上述
した出力信号を受ける。Ｔｒ５３　のベースはＤＣバイ
アス電圧に接続され、これは Ｆ／Ｆ　３２の論理レベル範囲の中間点である。その中
間点はＤＣバイアス電圧と接地との間に接続された２つ
のＲ９５，９６間の接続部として得られる。Ｔｒ５３　
のコレクタとＬ４．４との間の接続部５８はダイオード
（Ｄ）５７０入力に接続される。
動作に於いて、一定面積パルス発生器 ４８はＦ／Ｆ　３２からのライン４０上の出カバルスを
受ける。ライン４０上の電圧が負である時には、Ｔｒ５
２　は導通せず、Ｌ５４はＴｒ５３　を介して電流をチ
ャージする。ライン４０上の電圧が正であれば、Ｔｒ５
２　が導通し、Ｔｒ５３は非導通となる。次いで、Ｌ５
４に蓄積された電流はＤ５７を介して積分器５０に放電
する。このため、ライン４０上の電荷が負から正になる
度に正の電圧スパイクがＬ５４の放電に対応して接続部
５８に形成される。これら電圧スパイクは一定の面積パ
ルスを表わす。Ｄ５７は接続部５８での信号を整流する
正の電圧スパイクのみが積分器５０に与えられる。
積分器５０は並列Ｒ６０及び並列コンデンサ（Ｃ）６２
間に接続された直列Ｒ６１を有している。Ｒ６０，６１
間の接続部はＤ５７の出力に接続される。積分器５０は
Ｄ５７を介して上述した一定面積出力パルスを受け、そ
れはライン６３にＤＣ出力信号を発生する。その大きさ
は単位時間当りのこれら一定面積パルスの平均面積に比
例する。各パルスは一定面積を有しているため、ライン
６３の出力信号の大きさは単位時間当りのこれらパルス
の生起の数に比例し、即ちこれらパルスの周波数に比例
する積分器５０からのライン６３の出力信号の大きさを
検出するために、公知の差動ボルトメータ４６（例えば
Ｆｌｕｋｅ社により作られている８２５Ａ）が好ましく
使用されるボルトメータはライン６３の信号の大きさに
対応する電圧を与える。これはまた、位相検出器３０か
らの出力４０での２進転移の速度即ちスイッチング周波
数にも比例する。
例えば、本発明の好適実施例に於いて、ＶＣＯ３０から
のライン３６の出力信号の周波数は６６ＭＨｚに選択さ
れ、位相検出器３２からのライン４０の出力信号周波数
は１．３ＭＨ２に選択される。
第１図及び第２図の好適実施例によれば積分器５０から
の出力信号（ライン４０での双安定信号の転移速度に対
応する）は差動ボルトメータ４６によってモニタされる
第１図の等止器２４はこのモニタされる信号を最小にす
るように、その制御ライン２５．２７を介して調節され
てもよい。上述したようにモニタされる信号の最小値は
最小位相スキャッタに従ってライン３４での等化される
再生データ流の最小ビット誤差比率に対応する。
上述した動作は例えば第６図によって示される。第６図
は第１図の等止器２４の調□節に依存するものとして第
２図の差動ポル）メータ４６’によってモニタされる信
号値の特性６５を示している。特性６５での点Ａはボル
トメータ４６に表示される最小電圧従ってライン３４で
の等化される信号の最小位相スキャッタに対応する。
上述の記載から明らかなように、第１図及び第２図の好
適実施例に於て、ビ１．ト誤差比率はその速度を最小に
するように等止器２４を調゛節することにより最小とさ
れる例えば、好適実施例に於いて、特性６５の最大及び
最小電圧値Ｂ及び６間で得られる典型的な電圧範囲は１
０ミリボルトである等止器２４、リミッタ２６、ビット
同期回路２８及び周波数検出器４４を含む詳細な回路の
例は第５Ａ図及び第５Ｂ図に示され、以下に記載される
。第５□Ａ図及び第５Ｂ′図の好適実施例に於いて、等
止器２４は電圧制御コサイン振巾等止器１５２及び可調
位相等止器１７１　からなる。
第１Ａ図及び第１Ｂ図の回路は次の様にして動作する。
第１図のライン３１に対応する第５Ａ図の出力端子３１
は上述したように磁気的に記録されるデジタル信号から
再生信号として得られる第１図の前置増巾器２２からの
出力信号を受けるように接続さ□れる。ライン３１の入
力信号は後続する振巾等化器１５２のための低インピー
ダンスを得るためにＴｒ１５６．１５７からなる公知の
バッファ増巾器１５５によってバッファリングされる。
電圧制御コサイン等止器１５２はそれぞれのＲ２０１，
１３８を介して正の電圧源に接続されるコレクタを有す
るＴｒ１３６．１３７により構成される差動増巾器１２
２及び遅延線１２６からなる。これらコレクタは等止器
の差動出力１４４．２４４を表わす。
Ｔｒ１３６．１３７のリミッタは電流源１４２の１つの
端子に直列抵抗ｉ３９．１４０を介してそれぞれ接続さ
れる。電流源１４２の他の端子は負のＤＣ電圧源に接続
される。
Ｔｒ１３６のベースは非反転入力１２４を形成し、Ｔｒ
１３７のベースは差動増巾器２２の反転入力　１３４　
を形成する。
電流源１４２はそれぞれのＲ１３９，１４０を介してＴ
ｒ１３６，１３７のリミッタに接続したコレクタを有す
るＴｒ１６０により周知の態様で構成されるＴｒ１６０
リミッタは直列Ｒ１６３を介して負のＤＣ電圧源に接続
される。Ｔｒ１６０ベースは直列Ｒ１６１及び１６２か
らなる電圧分割器を介してその電圧源に接続される。Ｒ
１６１は接地される。
遅延線１２６は差動増巾器１２２の非反転入力１２４　
に接続される。ポテンショメータ　１３２及びＲ】５３
と直列ノＲ２００からなる電圧分割器は遅延線１２６の
入力に接続される。差動増巾器］２２の反転入力】３４
　はポテンショメータ　】３２の可調のワイパ接点に接
続される。
電圧制御増巾器１４６は差動増１コ器１２２の反転入力
１３４　　と出力１４４．２４４との間に与えられる信
号路と並列に接続される。
この電圧制御増巾器は２つのＴｒ１４８．１４９　を有
し、これらは制御Ｔｒ１５０を介して負のＤＣ電圧源に
互に接続されたリミッタを有している。Ｔｒ１４９のベ
ースは電圧分割器１３２．１５３に接続される。
Ｔｒ１４８のベースは接地される。Ｔｒ１４８のコレク
タはＴｒ１３６のコレクタに接続すれる。Ｔｒ１４９の
コレクタはＴｒ１３７のコレクタに接続される。Ｔｒ　
１３６．１４８及び１３７．１４９のコレクタは等止器
】５２の差動出力１４４及び２４４ヲ表わす。制御トラ
ンジスタ　１５０　のコレクタはＴｒｌ、４８．１４９
　の相互接続されたリミッタに接続され、そのリミッタ
は負のＤＣｉ圧源に電流設定Ｒ１５１を介して接続され
る。
制御Ｔｒ１５０のベースは制御電圧ＶＣを変化すること
により、電圧制御増巾器１４６のＴｒ１４８及び１４９
　を流れる電流量は変化する。増巾器１４６のゲインは
その制御電圧によって制御される。差動増巾器】２２及
び電圧制御増巾器１４６からのそれぞれの差動出力は電
圧制御振巾等化器１５２からの出力１４４．２４４に於
いて加算される。
ライン１４４．２４４での等止器１５２からのこのよう
にして得られた出力信号は２５での制御電圧に応じて周
波数応答特性の可変ブーストを有している。ライン２５
での制御電圧は遠隔位置から与えられてもあるいは例え
ばコンピュータ制御により自動的に与えられてもよい。
Ｔｒ１３６．１３７及び１４８．１４９は、Ｔｒ１３６
．１３７ヲ通るそれぞれの信号路の信号遅延がＴｒ１４
８及び１４９　を通る並列路によって与えられる遅延と
実質的に等しくなるように選択されるそれにより、出力
１４４．２４４で加算されるそれぞｎの信号の適切なタ
イミングが得られる。
第５Ａ図の好適実施例に於いて、遅延線１２６は１５ナ
ノ秒遅延線（ＭＤＯ１５ｚ１００）により構成され、Ｔ
ｒ１３６、］３７．１４８．１４９．１５０及び１６０
は２　Ｎ　４２５９である。
第５Ａ図の等化回路の電圧制御可能な調節範囲は抵抗２
００．１３２．１５１　及び］５３の値の適切な選択に
より設定される。
Ｒ２／Ｒ１（Ｒ１はＲ１３２，２００の組合せの値であ
り、Ｒ２はＲ１５３の値である）の比を減少しあるいは
その代シにＲ１５１の値Ｒ３を減少すれば電圧制御可能
な範囲は増大する。しかしながら、はとんどの応用に於
いて、電圧制御増巾器１４６によって生ぜしめられる調
波歪を回避するためにその範囲を制限することが所望さ
れる。電圧制御可能な範囲を制限すればシステムがその
適切な設定から余りにも、離れる突然調節されることが
防止される。
動作にあって、コサイン等止器１５２のブーストは制御
入力２５での電圧ＶＣを変化することによって遠隔的に
調節せしめられうる。この遠隔制御に加え、ブーストは
ポテンショメータ　１３２　により手動的にも制御可能
である。例えば、ポテンショメータ　１３２は所望のブ
ーストの荒い値を得るために調整されることができ、細
かなブースト調節は２５での制御電圧によって得られて
もよい。ブースト調節の荒い範囲は細かな範囲よ勺も１
桁大きな値に選択さ牡てもよい。上述した記載から明ら
かなように電圧制御増巾器１４６のゲインはベース電圧
ＶＣによって制御されるＴｒ１５０によ′シ供給される
電流に依存する。
上述した位相等化量１７１は上述したように電圧制御増
巾器１２２の１つの Ｔｒ１３６．１３７のコレクタにそれぞれ接続されるラ
イン１４４．２４４　’ｅ介して振巾等化器１５２に接
続される。位相等化器１７１は周知の形式のものである
。位相等化器の位相対周波数特性は入力２７での制御電
圧を変えることにより調節され、これはまたバイアス電
圧従ってバラクタダイオード２０４．２０５のキャパシ
タンスを変化する。
第５図の等化量２４からのライン１８２の振巾及び位相
等化された出力信号は直列に接続されたＴｒ１８４．１
８５及び１８６からなるバッファ増巾器１８３　に与え
られるバッファ増巾器１８３は低域フィルタ１８８を駆
動するように安定なインピーダンスを与える。
バッファ増巾器１８３からのライン１８７の出力信号は
公知の設計の低域フィルタ１８８に与えられる。これは
当該技術で周知なように等化された信号から有用な信号
範囲以上の周波数を除去するための連続したフィルム手
段を含んでいる。
第５Ｂ図に於いて、低域フィルタ　１８８からのこのよ
うにして涙液された信号はリミッタ２６にライン　１８
９　を介して与えられる。リミッタ２６は差動増巾器１
９０　を含み、こしはライン１８９　の等化された信号
を受ける１つの入力と予め定められた基準電圧に接続さ
れた他の入力とを有している。リミッタ２６からのライ
ン３４の振巾制限された信号は第２図に関連して上述し
たように１”／Ｆ　　３２のクロック入力に与えられる
。
第５Ｂ図は、また、第２図の電圧制御発振器（ＶＣＯ）
３０を詳細に示している。
ＶＣＯ３２は第２図及び第４図に示されたＰＬＬ２８　
　の一部である。
第３図は、制御回路７０が最小位相スキャッタを得るよ
うに等化量２４の最適な調節を与えるように使用されて
いる本発明の位相スキャッタ減小回路の例を示している
制御回路７０は、好ましくは、マイクロプロセッサ及び
メモリ回路によって構成される。それはライン７４を介
して周波数検出器４４から出力信号を受ける入力を有し
ている。この周波数検出器は第２図の４４のようなアナ
ログ回路によって構成されてもよい。または第４図７１
で示されるようなデジタル回路によって構成されてもよ
い。
第４図のデジタル周波数検出器７１は検出さ扛るべきス
イッチング周波数を有する上述したデジタル位相検出器
３２からのライン４０での出力信号を受ける。ライン４
０での信号はＡ’Ｎ　Ｄゲート７５の１つの入力に与え
られる。ＡＮＤゲーグー５の他の入力はライン７６の制
御信号を受けるように接続される。この制御信号は、例
えば１００　　ミリ秒のような予め定められた時間期間
の間ゲート７５に与えられる。その時開期間の間、ライ
ン４０の双安定信号の転移はＡＮＤゲーグー５の出カフ
８に通過する。ライン７８での信号はデジタルカウンタ
７２に与えられ、それは上記予め定められた時間期間の
間に得られる転移の全数に対応するカウントを与える。
カウンタ７２からの並列出力ライン７４の出力信号はデ
ジタル位相検出器３２のスイッチング周波数に対応する
。従って、ライン７４の信号は等化される信号の位相ス
キャッタの量に対応する。
第３図に於いて、ライン７４でのカウンタ７２からの出
力信号はマイクロプロセ、ツサ及びメモリ回路７２に与
えられる。次いでカウンタ７２は第４図に示されるライ
ン８０を介して零にリセットされ、それはライン７６の
制御信号に応じて他の予め定められた期間の間オンにさ
れるべく準備さｎる。以上の動作サイクルは連続するか
又は間欠的に反覆せしめられる。
あるいは、アナログ周波数検出器４４が使用される時に
は、回路７０はライン７４のアナログ信号を周知の態様
でデジタル信号に変換するために公知のアナログ対デジ
タル変換器（図示せず）を含んでいてもよい。
等止器の調節に依存するものとして位相検出器：３２か
らの出力信号周波数の特性が第６図に示さ牡るように単
調な関数ではガいだめに、多数の試行的な調節値を与え
ることが必要で、最適調節値が最小位相スキャッタに対
応するように決定さ扛てもよいこのことは選択された範
囲内で等止器２４の制御入力２５．２７に多数の個別的
な調節信号値を逐次的に力えることによって得られ、所
望の最適調節全決定してもよい。
その最適調節値は上述したように第６図の特性の点Ａに
対応している。
第３図の回路の動作の例は第７図に示されるフローチャ
ートの例を参照して以下に記載される。第７図のブロッ
ク　２２０によって示されるように、選択された制御電
圧範囲内での予め定められた試行調節制御電圧値は回路
７０によって記憶され、その回路７０からライン７５を
介して等止器２４に与えられる。ライン２５の電圧は上
述されかつ第５Ａ図の１５２で示されるように電圧制御
振巾等化器の制御入力によって受けられる。ライン２５
の各制御電圧値に対する周波数検出器４４又は７１から
の対応する出力信号が検出され、この検出された値はラ
イン７４を介してマイクロプロセッサ及びメモリ回路７
０のメモリに与えられて記憶される。フローチャートの
ブロック２２１　　によって示されるように、この記憶
された出力信号値は互に比較され、最小記憶値が見い出
される。もし有効々最小記憶値がフローチャートのブロ
ック　２２２によって示されるように第６図の特性曲線
６５に於いて、Ａで表わされるような屈曲点に対応して
見い出されるならば、有効最小記憶値に対応する最適制
御電圧値は等化器２４ヲ調節するようにライン２５を介
して与えられる。このような有効最小値が見い出されな
ければ、上述した動作は有効最小値が決定されるまでブ
ロック２２３によって示されるように異なった範囲内の
異なった組の制御電圧値ＶＣに対して反覆される好まし
くは、マイクロプロセッサは上述した動作をなすように
周知の態様でプログラムされる。等止器の調節に対して
最適値を決定した後、マイクロプロセッサは第７図にブ
ロック２２４によって示されるようにその最適値に制御
入力２５を介し等止器２４を自動的に設定する。
等止器が位相等化量１７１　の可調入力に対応して第３
図に示される附加的な制御入力２７のような１つ以上の
可調制御入力を有する場合に、上述した動作はブロック
２２５　によって示されるように各附加的な制御入力に
対し反葎せしめ・られる。
上述の記載から明らかなように、第３図の実施例に於い
て、マイクロブロセ、２ザは最小位相スキャッタ値を得
るように等止器を調節するため最適制御信号値を検出す
るようにプログラムされる。等止器はその検出された値
にマイクロプロセッサにより自動的に調節される。
あるいは、第３図の制御回路７ｏは第１図又は第２図に
示されるように省略せしめられてもよく、デジタル周波
数検出器７１の出力信号が可視的又は可聴的な表示でモ
ニタされてもよい。この時に等止器２４は第１図に関連
して上述したようにライン２５．２７により手動的に調
節されてもよい。
【図面の簡単な説明】
第１図は本発明の位相スキャッタ検出回路の好適実施例
を示すブロック図である。 第２図は第１図の一部に対応するより詳細な図である。 第３図は本発明の位相スキャ、２夕減小回路の好適実施
例を示すブロック図である。 第４図は第２図の一部に対応する別の実施例である。 第５Ａ図及び第５Ｂ図は第１図の一部に対応する詳細な
回路図である。 第６図は等化量の調節に依存するものとして本発明の位
相等化検出回路からの出力信号特性の例を示す。 第７図は第３図に示される回路の一部によって行われる
動作のフローチャートである。 図で、２４は等化量　２８はピット同期回路　４４は周
波数検出器を示す。

Claims (16)

    【特許請求の範囲】
  1. （１）一定ではない振巾応答及び／又は非線形位相応答
    を有するチャンネルを介して伝送されるデジタル信号の
    位相スキャッタを検出する装置に於て、 （イ）上記伝送される信号を受ける入力と出力とを有し
    、等化信号を与えかつ上記チャンネル応答を補償する応
    答を有する等化回路と、 （ロ）上記等化信号と同期した基準信号を与えるように
    接続したフェーズロックループにして、 （ａ）基準クロック信号を与える出力を有する基準クロ
    ック信号発生手段及び （ｂ）上記基準クロック信号を受ける第１の入力と上記
    等化信号を受ける第２の入力とを具備し、これら入力信
    号間の位相差に対応する双安定出力を与えかつ上記基準
    クロック信号の周波数を制御するため上記信号発生手段
    の制御入力に接続した出力を具備した位相検出手段を有
    したフェーズロックループと、 （ハ）上記双安定出力信号の転移速度をモニタするため
    上記位相検出手段の上記出力に接続した周波数検出手段
    と、 からなることを特徴とする上記装置
  2. （２）特許請求の範囲第１項記載の装置に於いて、上記
    等化回路は上記振巾あるいは位相応答を調節するため制
    御信号を受ける制御入力を有しており、上記装置は、更
    に、上記周波数検出手段の出力信号を受ける入力及び上
    記等化回路の上記制御入力に接続した出力を有する制御
    手段を具備しており、上記制御手段は上記周波数検出手
    段から得られた最小入力信号値に対応する最適制御信号
    値を検出しかつ上記等化回路の上記制御入力に上記最適
    値を与えるようになったことを特徴とする上記装置
  3. （３）特許請求の範囲第２項記載の装置に於いて、上記
    制御手段はプログラマブル・マイクロプロセッサ及びメ
    モリ手段であるあることを特徴とする上記装置
  4. （４）特許請求の範囲第１項記載の装置に於いて、上記
    周波数検出手段は上記位相検出手段から得られた上記信
    号転移に対応する一定面積のパルスを与えるため上記位
    相検出手段の上記出力に接続した入力を有する一定面積
    パルス発生手段と上記一定面積のパルスを受ける入力を
    有する積分手段とを具備しており、上記積分手段は上記
    一定面積のパルスに比例する出力信号を与えるようにな
    ったことを特徴とする上記装置
  5. （５）特許請求の範囲第１項記載の装置に於いて、上記
    周波数検出手段はゲート手段及びカウンタ手段を具備し
    てなり、上記ゲート手段は上記位相検出手段の上記双安
    定出力信号を受ける第１の入力及び制御信号を受ける第
    ２の入力を有し、かつ上記ゲート手段は上記カウンタ手
    段の入力に接続した出力を有し、また上記ゲート手段は
    上記制御入力に与えられる制御信号に応じて上記カウン
    タ手段に上記双安定信号を与えるようになったことを特
    徴とする上記装置
  6. （６）特許請求の範囲第１項記載の装置に於いて、上記
    等化回路は上記周波数検出手段によりモニタされる上記
    双安定信号の上記転移の最小速度を得るように上記振巾
    又は位相応答を調節するため制御信号を受ける制御入力
    を有することを特徴とする上記装置
  7. （７）特許請求の範囲第６項記載の装置に於いて、上記
    等化回路はこの上記制御入力に対応する制御入力を有す
    る電圧制御増巾手段を具備しており、上記制御信号は上
    記電圧制御増巾手段のゲインを調節しそれにより上記等
    化回路によって与えられる上記振巾応答を調節するよう
    に与えられることを特徴とする上記装置
  8. （８）特許請求の範囲第６項記載の装置に於いて、上記
    周波数検出手段の出力信号を受ける入力と上記等化回路
    の上記制御入力に接続した出力とを有する制御手段が具
    備され、この制御手段は上記等化回路の上記制御入力に
    それぞれの制御信号値を与えかつ上記周波数検出手段か
    ら得られた最小信号値に対応する最適制御信号値を検出
    するようになったことを特徴とする上記装置
  9. （９）特許請求の範囲第８項記載の装置に於いて、上記
    制御手段は上記等化回路の上記制御入力に上記検出され
    た最適制御信号を与えるようになったことを特徴とする
    上記装置
  10. （１０）一定ではない振巾応答及び／又は非線形位相応
    答を有するチャンネルを介して伝送されるデジタル信号
    の位相スキャッタを減少する装置に於いて、 （イ）上記伝送される信号を受ける入力及び制御入力を
    有し、等化信号を与えかつ上記チャンネル応答を補償す
    る応答を有する等化回路と、 （ロ）上記等化信号と同期した基準信号を与えるように
    接続したフェーズロックループにして、 （ａ）基準クロック信号を与える出力を有する基準クロ
    ック信号発生手段及び （ｂ）上記基準クロック信号を受ける第１の入力と上記
    等化信号を受ける第２の入力とを具備し、これら入力信
    号間の位相差に対応する双安定出力を与えかつ上記基準
    クロック信号の周波数を制御するため上記信号発生手段
    の制御入力に接続した出力を具備した位相検出手段を有
    したフェーズロックループと、 （ハ）上記双安定出力信号の転移速度をモニタするため
    上記位相検出手段の上記出力に接続した周波数検出手段
    と、 （ニ）上記周波数検出手段の出力信号を受ける入力を有
    しかつ上記周波数検出手段によりモニタされる上記双安
    定信号の上記転移の最小速度を得るように上記振巾又は
    位相応答を調節するため上記等化回路の上記制御入力に
    接続した出力を有する制御手段と、 からなることを特徴とする上記装置
  11. （１１）特許請求の範囲第１０項記載の装置に於いて、
    上記制御手段は上記等化回路の上記制御入力にそれぞれ
    の制御信号値を与えかつこれら制御信号値に応じて上記
    周波数検出手段から得られたそれぞれの出力信号値を検
    出して記憶するようになっており、また上記制御手段は
    上記周波数検出手段からの最小出力信号値に対応する最
    適制御信号値を検出し、この最適制御信号値を上記等化
    回路の上記制御入力に与えるようになったことを特徴と
    する上記装置
  12. （１２）特許請求の範囲第１０項記載の装置に於いて、
    上記制御手段はプログラマブル・マイクロプロセッサ及
    びメモリ手段であることを特徴とする上記装置
  13. （１３）一定ではない振巾応答及び／又は非線形位相応
    答を有するチャンネルを介して伝送されるデジタル信号
    の位相スキャッタを検出する方法に於いて、 （イ）上記チャンネルの応答を補償するように上記伝送
    される信号を等化すること、 （ロ）上記等化信号と同期した基準クロック信号を発生
    し、この基準クロック信号と上記等化信号との間の位相
    差を検出しかつ上記位相差の極性に対応する双安定制御
    信号を発生し、上記基準クロック信号の周波数を制御す
    るためＤＣ信号として上記双安定制御信号を与えること
    、 （ハ）上記双安定信号の転移速度をモニタし、それによ
    り位相スキャッタの量をモニタすること、 よりなる上記方法
  14. （１４）一定ではない振巾応答及び／又は非線形位相応
    答を有するチャンネルを介して伝送されるデジタル信号
    の位相スキャッタを減少する方法に於いて、 （イ）上記チャンネルの応答を補償する等化応答を与え
    るように上記伝送される信号を等化すること、 （ロ）上記等化信号と同期した基準クロック信号を発生
    し、この基準クロック信号と上記等化信号との間の位相
    差を検出しかつ上記位相差の極性に対応する双安定制御
    信号を発生し、上記基準クロック信号の周波数を制御す
    るためＤＣ信号として上記双安定制御信号を与えること
    、 （ハ）上記双安定信号の転移速度をモニタし、それによ
    り位相スキャッタの量をモニタすること、 （ニ）上記双安定信号の上記モニタされる転移速度を最
    小にするように上記等化応答を変えるべく可変制御信号
    を与えること、 よりなる上記方法
  15. （１５）一定ではない振巾応答及び／又は非線形位相応
    答を有するチャンネルを介して伝送されるデジタル信号
    の位相スキャッタを減少する方法に於いて、 （イ）上記チャンネルの応答を補償する等化応答を与え
    るように上記伝送される信号を等化すること、 （ロ）上記等化信号と同期した基準クロック信号を発生
    し、この基準クロック信号と上記等化信号との間の位相
    差を検出しかつ上記位相差の極性に対応する双安定制御
    信号を発生し、上記基準クロック信号の周波数を制御す
    るためＤＣ信号として上記双安定制御信号を与えること
    、 （ハ）上記双安定信号の転移速度をモニタし、それによ
    り位相スキャッタの量をモニタすること、 （ニ）上記等化応答を変えるように可変制御信号を与え
    かつこれら制御信号値に応じて得られる上記転移速度を
    モニタすること、 （ホ）最小のモニタ転移速度に対応する最適制御信号値
    を選択しかつこの最適制御信号値を上記等化応答の調節
    のために与えること、 よりなる上記方法
  16. （１６）特許請求の範囲第１５項記載の方法に於いて、
    上記（ニ）のステップは上記制御信号値とこれら値に応
    じて得られた上記転移速度とをメモリ手段に記憶するこ
    とを含み、上記（ホ）のステップは上記記憶された転移
    速度を比較することと最小記憶転移速度に対応するもの
    として上記最適制御信号値を選択することとを含んだこ
    と を特徴とする上記方法
JP61017713A 1985-01-29 1986-01-29 位相スキヤツタ検出及び減少回路並びにその方法 Granted JPS61176216A (ja)

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