JPS61160144A

JPS61160144A - エミユレ−シヨン方式

Info

Publication number: JPS61160144A
Application number: JP30885A
Authority: JP
Inventors: Kiyoshi Mitsune; 清三根
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-01-05
Filing date: 1985-01-05
Publication date: 1986-07-19
Anticipated expiration: 2010-03-08
Also published as: JPH0721767B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１ｉ且１本発明はエミュレーション方式に関し、特に計算機シス
テムにおけるプログラム実行のエミュレーション方式に
関する。

え１亘Ｉ一般に、エミュレーションとは、異なるアーキテクチャ
を有する中央処理装置（以下ＣＰＵと呼ぶ）に対して生
成された命令を、別のＣＰＵにて実行することを指称す
る。しかし、ここでは、同一種類のＣＰＵを用いるが、
番地づけや構造の異なる記憶装置（メモリと呼ぶ）、入
出力装置（ＩＯと呼ぶ）を有する点において、システム
全体としてはアーキテクチャの異なる計算機システムに
対して生成されたプログラムを別の計算機システムにて
実行することを、プログラム実行のエミュレーションと
称するものとする。

かかるエミュレーションの目的は、同一種のＣＰＵ、メ
モリ、ＩＯ制御装置を用いた計算機システム間でのプロ
グラムの有効利用を図ることであり、また、新しい計算
機システムにおいて従来機種用のプログラムを承継する
ことであり、近年ＬＳＩ技術により幾種類かのＣＰＬｌ
、メモリ、１０制御装置等が大量に安価に供給されてい
ることにより生じた要求である。

従来、この種のエミュレーションの方法としては、大別
してインタプリタ方式とハードウェア二重化方式とがあ
る。前者の方式では、エミュレーションの対象となるプ
ログラムを解釈実行するインタプリタが先ず計算機シス
テムで作動しており、対象プログラムのうちこの計算機
システムには存在しないか若しくは存在していても番地
づけや構造の異なるメモリやＩＯに関わる部分に関して
は、インタプリタが、この計算機システムに実際に存在
するメモリや１０を用いて機能的に同等の結果が得られ
る様にエミュレーションを行うようになっている。

後者の方式では、対象プログラムの想定するメモリや１
０のうち、この計算機システムの実際のメモリや■０と
異なるハードウェア部分を予めこの計算機システムに付
加しておくものである。対象プログラムを実行する際に
は、二重化されたハードウェア部分を切替えてエミュレ
ーションを行うようになっている。

上記のインタプリタ方式にあっては、解釈実行プログラ
ムが常時動作しており、被エミュレーションプログラム
の実行速度が遅くなって、エミュレーションに要するオ
ーバヘッドが大となる欠点がある。一方、ハードウェア
二重化方式では、二重化に伴ってハードウェアのコスト
が増大し、また二重化を行った範囲内でしかエミュレー
ションを実行できないので、柔軟性に乏しいという欠点
がある。

Ｒ」Ｊとｌ仰本発明は、エミュレーションに要するオーバヘッドが少
なくかつ柔軟性の高いエミュレーション方式を提供する
ことを目的としている。

発明の構成本発明によるエミュレーション方式は、中央処理装置と
、番地づけられた複数の記憶単位を有する記憶装置と、
番地づけられた入出力装置と、これ等各装置間を接続す
るデータバス、アドレスバス、コマンドバスとを有する
計算機システムにおけるエミュレーション方式を対象と
し、その特徴とするところは、エミュレーションプログ
ラムを格納する手段と、バスの状態を監視しつつ当該バ
ス状態が予め定められた特定状態となったことを検出し
て中央処理装置に対して割込み要求を発生すると共にエ
ミュレーションプログラムを起動する手段と、この割込
み要求発生時のバス状態を記憶してエミュレーションプ
ログラムに対してこれを知らしめる手段と、当該割込み
要求時に記憶装置及び入出力装置に対するコマンド出力
を禁止する手段とを有することにある。

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例のシステムブロック図であり、
１はＣＰＬＪ、２はメモリ、３は表示データメモリであ
る。１０としては表示制御装置５が設けられており、Ｃ
０Ｕ１は表示装置６に対して表示させたい表示データを
表示メモリ３に書込み、表示制御装置５に対して適当な
制御データを送出することにより表示制御をなす。

これ等各装置１〜５の間をコマンドバス１０１゜アドレ
スバス１０２．データバス１０３が接続しり３及び表示
制御装置５へ接続（１０１′）されアドレスバス１０２
ヘアドレスを送出し、またデータ転送の対象となるメモ
リやＩＯの区別あるいはデータ転送の方向及びそのタイ
ミングを指示するコマンドをコマンドバス１０１へ送出
し、そしてデータバス１０３を介してデータの授受が行
われる。

ここで、各バス１０１〜１０３は一般に夫々複数本の信
号線からなっており、これ等の各バスの状態がバス監視
袋＠４により監視されており、このバス状態が予め設定
された状態になると、信号１０４によってｃｐｕ　ｉに
対して割込み要求を発生すると同時に、３ステートバツ
フア７に対してそのコマンド出力を禁止するものである
。

第２図は第１図のバス監視装置４の詳細図であり、１１
は比較回路であって、その入力ＡとＢの各複数本の信号
を２進数と見做し、それらが同値であるときに限りその
出力１０５を論理１とする。

本実施例では、比較回路１１の入力Ａには、予め定めら
れたコマンド状態、例えばＮＯに対する書込みＪに相当
する値が［Ｍ定（ｉＩｃＪとして与えられており、入力
Ｂにはコマンドバス１０１が供給されている。

比較回路１２も同様構成であり、その入力Ａには、予め
定められたアドレス、例えば「表示制御装置のアドレス
」に相当する値が「規定値ａ」として与えられており、
入力Ｂにはアドレスバス１０２が供給されている。これ
等入力ＡとＢとが一致したときのみ出力１０６が論理１
となる。両川力１０５．１０６がアンドゲート１３の２
人力となっており、このゲート出力１０４がｃｐｕｉに
対する割込み要求信号となっている。この信号１０４の
状態変化によりＣＰＬＪｌは割込み要求を認識するよう
になっている。

この信号１０４の論理１から論理０への状態変化時に、
記憶回路１４〜１６にそれぞれコマンドバス１０１．ア
ドレスバス１０２．データバス１０３の各バス状態が取
込まれて一時記憶される。

これ等記憶回路１４〜１６の出力は夫々３ステートバツ
フア１７〜１９へ入力されており、これ等バッファ１７
〜１９の出力は共にデータバス１０３へ接続されている
。３ステートバツフア１７〜１９は夫々出力許可入力１
０７〜１０９を有し、各許可入力１０７〜１０９の状態
が論理１の時に限りその入力状態を出力へ伝送し、許可
入力が論理Ｏのときにはその出力は電気的にオープン状
態となるものである。

２０はＩＯアクセス制御回路であり、コマンド１０１及
びアドレス１０２を受けてバス監視装置４に対して予め
割当てられているアドレスでかつコマンドが「ＩＯから
の読取り」を指示したときに、アドレスに応じて許可信
号１０７〜１０９のいずれか１つを論理１状態とする。

このとき、記憶回路１４〜１６に記憶されていたバス状
態をデータバス１０３へ出力させるのである。

尚、本実施例では、バスの信号線数を特に規定していな
い。アドレスバスの信号線数がデータバスのそれを上回
る場合には、３ステートバツフア１８をデータバスの信
号線数を単位として１８ａ。

１８ｔ）、１８Ｇ、・・・等に分割して、対応する許可
信号１０８もそれに応じｒ１０８ａ、１０８ｂ。

１０８ｃ、・・・等に分割し、ＣＰＵ１が複数回に分け
てアドレスバスの状態を引取るように構成すれば良い。

コマンド系に関しても同様の配慮をなすことが可能であ
る。

かかる構成において、表示制御プログラムのエミュレー
ションを例にとって動作を説明する。メモリ２には、表
示制御プログラム及びエミュレーションプログラムが格
納されているものとする。

ＣＰｔＪ　１はプログラムを構成する命令をメモリ２よ
り次々と読取り、これ等命令の実行に伴い必要があれば
、「ＩＯ読取り」や「メモリ書込み」といったバスサイ
クルを次々にバスへ出力する。かかるタイミング状態が
第３図に示されている。

第３図において、時刻Ｔｉ−１ではＣＰＬＪｌは被エミ
ュレーションプログラムの命令を得るために、アドレス
Ａｒ−１、コマンドＣ１−１（メモリ読取り）をバスへ
送出し、メモリよりデータＤ書込みを意味するものとす
ると、次の時刻Ｔｉにおいて、ＣＰＵ　１はアドレスと
して表示制御装置のアドレスを、またコマンドとしてｒ
ｌｏＩ込み」を、またデータＤｉとして制御データをそ
れぞれバスへ送出する。このとき第２図の「規定値ａ」
及び「規定値Ｃ」とバスの状態とは一致することになる
ので、割込み要求信号１０４が論理１となる。この信号
１０４の立上がりでＣＰｔＪｌは割込み要求を認識し、
現在のバスサイクルが終了次第割込みプログラムを起動
することになる。すなわち、時刻Ｔｉ＋ｌでＣＰＵ１は
割込みプログラムの命令をフェッチするのである。

尚、ここでＣＰＵ　１は割込み受付は時の命令番地をＣ
ＰＵ内で退避しておき、割込みプログラムからの復帰時
には割込み受付は時の次の命令番地から７エツチを再開
する機能を有しているものとする。

ここで割込みプログラムとして予めエミュレーションプ
ログラムが配置されているものとすると、このエミュレ
ーションプログラムはバス監視装置４に記憶されていた
バスの状態値を記憶回路１４〜１６からｒｌｏ読出し」
により得て、次に示す変換作業を行う。

（１）　被エミュレーションプログラムが想定する表示
制御装置アドレスすなわち「規定値ａ」が、本実施例に
おける表示制御装置５の実際のアドレスと異なる場合に
は、装置５の実際のアドレスでもって「■０書込み」を
再実行する。

（２）　被エミュレーションプログラムが想定する制御
データ型式が実際の表示制御装置５と異なる場合には、
データを予めエミュレーションプログラムにて変換して
おく。

以上の変換作業が終了すると、エミュレーションプログ
ラムは割込み処理を終了して、ＣＰＵ　１は引続き被エ
ミュレーションプログラムの１０１込み命令の次の命令
から実行を再開する。

一般に表示制御プログラムのエミュレーションを行う場
合には、以下に述べる２つの変換作業が必要となる。

（１）　第２図において、「規定値ａ」として被エミュ
レーションプログラムの想定する表示データメモリ３の
アドレス値を与える。ここで、データメモリのアドレス
がある範囲にあるときには、比較回路１２ではアドレス
の上位信号から必要な数の信号だけが比較される。もし
このアドレスの範囲が２のべき乗の整数倍の値にない場
合は、比較回路１２を範囲比較回路に拡張するものとす
る。

「規定値Ｃ」としては、「メモリ書込み」に相当する値
を与える。

ＣＰＵ　１が「規定値ａ」に対するメモリ書込みバスサ
イクルを実行したとき、バス監視袋Ｍ４が割込み要求１
０４を行うと同時に３ステートバツフア７の出力が禁止
されるので、メモリ２及び３等にはコマンドは送出され
ない。この割込みにより呼出されたエミュレーションプ
ログラムはバス監視袋Ｗ４の記憶回路１６を調べること
により書込みデータが何であったかを知ることができる
。

エミュレーションプログラムは必要に応じて変換を行っ
たアドレスないしは変換を行ったデータにより改めて表
示データメモリ３に対するメモリ書込みを実行するので
ある。

（２）　第２図において、「規定値ａ」として被エミュ
レーションプログラムの想定する表示制御装置５のアド
レス値を与える。「規定値Ｃ」として「■０書込み」に
相当する値を与える。エミュレーションプログラムは前
記と同様の手順で表示制御データの１０書込みのアドレ
ス変換ないしはデータ変換を行なうことができる。

更に、被エミュレーションプログラムの想定する表示制
御装置の構造と表示制御装置５の構造とが異なり一連の
ＩＯＩ込みデータで構成される表示指令が異なる場合に
は、■０書込み毎に逐一変換を行うのではなく、一連の
ＩＯ！込みをメモリ２上に一旦記憶しておき、表示指令
の単位で変換を行う。このように、エミュレーションプ
ログラムは制御の変換を行うことが可能である。

これ等２つの変換作業を行うために、バス監視装置４を
拡張した実施例を第４図に示しており、この図では、第
２図と相違する部分についてのみが示されいるが、他の
部分は第２図の例と同等構成である。第２図における比
較回路１１．１２の代りに夫々１１ａ、１１ｂ、１１ｃ
、−・・−，１２ａ、１２ｂ、１２ｃ、・・・・・・と
いうように並列に用意して設け、各入力Ａには、それぞ
れ別の規定値を供給しておく。これ等の一致出力１０５
ａ、１０５ｂ、１０５ｃ、　・−・−１０６ａ、１０６
ｂ、１０６Ｃ９・・・・・・の論理和をゲート２１にて
得て、この出力を割込み要求信号１０４とするのである
。

エミュレーションプログラムは一時記憶回路１４に記憶
されたコマンド値を調べることにより、どの様なバスサ
イクルによって割込み要求がなされたかを判断し、必要
な変換作業を行うことができる。

更に、本例では、モードフリップ７０ツブ（ＦＦ）２２
を設け、このＦＦ２２の出力状態が論理０の場合には、
アンドゲート２３により割込み要求信号１０４を禁止す
るようにすることができるようになっている。このモー
ドＦＦ２２の状態をエミュレーションプログラムがセッ
トリセットするこができるようにしておけば、被エミュ
レーションプログラムが想定するアドレスと実際のアド
レスとがオーバラップする場合でも、エミュレーション
を実行することが可能となる。

ここで、バス監視装置４により割込み要求１０４が生じ
たときに、３ステートバツフ？７によってコマンドバス
を禁止すようにしたのは、以下の理由による。

一般に、１０はそれに対するＩＯ読取りに対して履歴性
を有するものである。例えば、あるアドレスに対する一
連の■０書込みにおいて、書込みの順序によりそのデー
タの意味が異なる場合、あるいは１０読取りに際して一
度読取りを行うとデータがクリアされる場合がそうであ
る。被エミュレーションプログラムの想定するＩＯアド
レスがたまたまエミュレーションを行うシステムの実際
の【０アドレスと一致する場合にはエミュレーションの
際にその■０に対して副作用を与えることになる。かか
る問題を解決すべく、本発明では、エミュレーション割
込み時にコマンドの送出を禁止してシステムに対する副
作用の問題を解決しているのである。

Ｒ１目と１１本発明によれば、計算機システムのバスを監視しである
特定のバスサイクルを検出したときに、ＣＰＵに対して
割込み要求をなしかつエミュレーションプログラムを起
動するようにし、更に、エミュレーションプログラムに
対して割込み要求時のバスの状態を知らせることによっ
て、柔軟性が高くかつオーバヘッドの少ないエミュレー
ションを実行できることになる。また、ＣＰＵに対する
割込み要求と同時にメモリ等へのコマンドの送出を禁止
しているので、エミュレーションの際に■０に対して副
作用を与えるということもなくなる。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は第１図のバス監視装置の具体例の回路図、第３図は第
１．２図の装置の動作を説明するタイミング図、第４図
はバス監視装置の他の例を示す一部回路図である。主要部分の符号の説明１・・・・・・ＣＰＵ　　　２・・・・・・メモリ３・
・・・・・表示データメモリ４・・・・・・バス監視装置５・・・・・・表示制御装置

Claims

【特許請求の範囲】

中央処理装置と、番地づけられた複数の記憶単位を有す
る記憶装置と、番地づけられた入出力装置と、これ等各
装置間を接続するデータバス、アドレスバス、コマンド
バスとを有する計算機システムにおけるエミュレーショ
ン方式であって、エミュレーションプログラムを格納す
る手段と、前記バスの状態を監視しつつ当該バス状態が
予め定められた特定状態となったことを検出して前記中
央処理装置に対して割込み要求を発生すると共に前記エ
ミュレーションプログラムを起動する手段と、前記割込
み要求発生時の前記バス状態を記憶して前記エミュレー
ションプログラムに対してこれを知らしめる手段と、前
記割込み要求時に前記記憶装置及び前記入出力装置に対
するコマンド出力を禁止する手段とを有することを特徴
とするエミュレーション方式。