JPS6239792B2 - - Google Patents
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- Publication number
- JPS6239792B2 JPS6239792B2 JP56050372A JP5037281A JPS6239792B2 JP S6239792 B2 JPS6239792 B2 JP S6239792B2 JP 56050372 A JP56050372 A JP 56050372A JP 5037281 A JP5037281 A JP 5037281A JP S6239792 B2 JPS6239792 B2 JP S6239792B2
- Authority
- JP
- Japan
- Prior art keywords
- processors
- control circuit
- data
- signals
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 12
- 239000000872 buffer Substances 0.000 claims description 7
- 239000013256 coordination polymer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセツサーシステム、特に
マルチマイクロプロセツサーシステムにおけるプ
ログラムのデバツグ装置に関するものである。
マルチマイクロプロセツサーシステムにおけるプ
ログラムのデバツグ装置に関するものである。
従来、マイクロプロセツサーシステムのデバツ
グ装置は、単一プロセツサーシステムのデバツグ
制御に限られていた。第１図はかかる従来例のデ
バツグ装置の単一プロセツサーシステムとの接続
図の一例を示す。図において、１はプロセツサ
ー，２はローカルメモリー，３はデバツグ装置で
ある。プロセツサー１とローカルメモリー２によ
りプロセツサーシステムが構成されている。第１
図におけるデバツグ装置３は、単一プロセツサー
システムのアドレス信号、データ信号、制御信号
を受信し、アドレス信号のチエツク、メモリーデ
ータ信号のチエツクを行い、チエツク結果に従つ
て制御信号を生成し、単一プロセツサーシステム
へ割込みを発生させるように構成されている。
グ装置は、単一プロセツサーシステムのデバツグ
制御に限られていた。第１図はかかる従来例のデ
バツグ装置の単一プロセツサーシステムとの接続
図の一例を示す。図において、１はプロセツサ
ー，２はローカルメモリー，３はデバツグ装置で
ある。プロセツサー１とローカルメモリー２によ
りプロセツサーシステムが構成されている。第１
図におけるデバツグ装置３は、単一プロセツサー
システムのアドレス信号、データ信号、制御信号
を受信し、アドレス信号のチエツク、メモリーデ
ータ信号のチエツクを行い、チエツク結果に従つ
て制御信号を生成し、単一プロセツサーシステム
へ割込みを発生させるように構成されている。
ところで、このような構成をもとにしてｎ個の
プロセツサーが、各々独立にローカルメモリーを
所有して、独立にプログラムの実行を行なうマル
チプロセツサーシステムのデバツグを行う場合に
は、前記デバツグ装置が各プロセツサーシステム
に対応してｎ台必要となり、構成および取扱いが
複雑になる。本発明はこのような従来のデバツグ
装置の欠点をなくし、複数のプロセツサーの制御
を同時に行うことが出来るデバツグ装置を提供せ
んとするものである。以下図面を用いて本発明の
一実施例を詳細に説明する。
プロセツサーが、各々独立にローカルメモリーを
所有して、独立にプログラムの実行を行なうマル
チプロセツサーシステムのデバツグを行う場合に
は、前記デバツグ装置が各プロセツサーシステム
に対応してｎ台必要となり、構成および取扱いが
複雑になる。本発明はこのような従来のデバツグ
装置の欠点をなくし、複数のプロセツサーの制御
を同時に行うことが出来るデバツグ装置を提供せ
んとするものである。以下図面を用いて本発明の
一実施例を詳細に説明する。
第２図は本発明の実施例におけるマルチプロセ
ツサーシステムとデバツグ装置との接続を示す図
である。図において、デバツグ装置３０は、ｎ個
のプロセツサー１０，１１，……１ｎのアドレス
信号、データ信号、制御信号と接続されている。
２０，２１，……２ｎは各々ローカルメモリーで
ある。
ツサーシステムとデバツグ装置との接続を示す図
である。図において、デバツグ装置３０は、ｎ個
のプロセツサー１０，１１，……１ｎのアドレス
信号、データ信号、制御信号と接続されている。
２０，２１，……２ｎは各々ローカルメモリーで
ある。
第３図は、本発明の実施例の詳細な構成を示す
ブロツク線図を示す。図において、１０，１１，
……１ｎは、マルチプロセツサーシステムのプロ
セツサー、２０，２１，……２ｎは、マルチプロ
セツサーシステムのローカルメモリー、３０はデ
バツグ装置である。３１は選択制御回路、３４は
キー入力装置、３５は表示装置、３６は比較制御
回路、４０，４１，……４ｎはデータバツフア、
５０，５１，……５ｎは比較回路を示す。
ブロツク線図を示す。図において、１０，１１，
……１ｎは、マルチプロセツサーシステムのプロ
セツサー、２０，２１，……２ｎは、マルチプロ
セツサーシステムのローカルメモリー、３０はデ
バツグ装置である。３１は選択制御回路、３４は
キー入力装置、３５は表示装置、３６は比較制御
回路、４０，４１，……４ｎはデータバツフア、
５０，５１，……５ｎは比較回路を示す。
次に、第３図に示す実施例の動作について説明
する。第３図において、プロセツサーCP0１０，
CP1１１，……CPo１ｎが各々独立の各々の内部
メモリーに格納されているプログラムを実行して
いる時に、たとえば、プロセツサーCP0１０のプ
ログラムの実行をa0というメモリーアドレスの所
まできたら停止させたいとし、プロセツサーCP1
１１のプログラムの実行をa1というメモリーアド
レスで停止させたいとし、以下同様にしてプロセ
ツサーCPo１ｎのプログラムの実行をａoという
アドレスで停止させたいとする。そして、各プロ
セツサーCP0１０，CP1１１，……CPo１ｍのう
ちで、たとえば、プロセツサーCPi１ｉのプログ
ラムがメモリアドレスａiに最初に到達したとす
ると、その時点で全体のプロセツサーを停止さ
せ、その時に残りのプロセツサーがどういう状態
になつているかを調べるという場合について考え
る。この時、キー入力装置３４によりデータバツ
フアBUF0４０，……BUFo４ｎへ前記a0，……ａ
oのアドレス情報を格納しておく。そして、キー
入力装置３により、マルチプロセツサーシステム
のプログラムの実行コマンドが入力されると、シ
ステム制御回路３３により、共通制御出力信号３
７が生成され、ｎ個のプロセツサー１０，１１，
……１ｎへの制御信号が発生し、これらｎ個のプ
ロセツサー１０，１１，……１ｎの各々のプログ
ラムが実行される。各々のプログラムが実行され
ると、前記選択制御回路３１により、ｎ個のプロ
セツサー１０，１１，……１ｎのデータ信号が選
択されて、記憶装置３２へ格納されるとともに、
ｎ個のプロセツサー１０，１１，……１ｎのアド
レス信号と、前記ｎ個のデータバツフア４０，４
１，……４ｎの内容が、前記ｎ個の比較回路５
０，５１，……５ｎにより一致検出がなされ、両
者が一致したとき一致状態を示すｎ個の制御信号
が前記比較制御回路３６に送出される。比較制御
回路３６は、前記一致状態を示すｎ個の信号を受
信し、一致状態を示す信号が１個以上存在する場
合には、共通制御出力信号３８を生成し、ｎ個の
プロセツサー１０，１１，……１ｎへ制御信号を
送出してｎ個のプロセツサー１０，１１，……１
ｎへ割込みを発生させ、ｎ個のプロセツサー１
０，１１，……１ｎのプログラムの実行を停止さ
せる。一方一致状態を示す信号が存在しない場合
は、比較制御回路３６は共通制御出力信号３８を
生成せず、ｎ個のプロセツサー１０，１１，……
１ｎは処理を継続する。
する。第３図において、プロセツサーCP0１０，
CP1１１，……CPo１ｎが各々独立の各々の内部
メモリーに格納されているプログラムを実行して
いる時に、たとえば、プロセツサーCP0１０のプ
ログラムの実行をa0というメモリーアドレスの所
まできたら停止させたいとし、プロセツサーCP1
１１のプログラムの実行をa1というメモリーアド
レスで停止させたいとし、以下同様にしてプロセ
ツサーCPo１ｎのプログラムの実行をａoという
アドレスで停止させたいとする。そして、各プロ
セツサーCP0１０，CP1１１，……CPo１ｍのう
ちで、たとえば、プロセツサーCPi１ｉのプログ
ラムがメモリアドレスａiに最初に到達したとす
ると、その時点で全体のプロセツサーを停止さ
せ、その時に残りのプロセツサーがどういう状態
になつているかを調べるという場合について考え
る。この時、キー入力装置３４によりデータバツ
フアBUF0４０，……BUFo４ｎへ前記a0，……ａ
oのアドレス情報を格納しておく。そして、キー
入力装置３により、マルチプロセツサーシステム
のプログラムの実行コマンドが入力されると、シ
ステム制御回路３３により、共通制御出力信号３
７が生成され、ｎ個のプロセツサー１０，１１，
……１ｎへの制御信号が発生し、これらｎ個のプ
ロセツサー１０，１１，……１ｎの各々のプログ
ラムが実行される。各々のプログラムが実行され
ると、前記選択制御回路３１により、ｎ個のプロ
セツサー１０，１１，……１ｎのデータ信号が選
択されて、記憶装置３２へ格納されるとともに、
ｎ個のプロセツサー１０，１１，……１ｎのアド
レス信号と、前記ｎ個のデータバツフア４０，４
１，……４ｎの内容が、前記ｎ個の比較回路５
０，５１，……５ｎにより一致検出がなされ、両
者が一致したとき一致状態を示すｎ個の制御信号
が前記比較制御回路３６に送出される。比較制御
回路３６は、前記一致状態を示すｎ個の信号を受
信し、一致状態を示す信号が１個以上存在する場
合には、共通制御出力信号３８を生成し、ｎ個の
プロセツサー１０，１１，……１ｎへ制御信号を
送出してｎ個のプロセツサー１０，１１，……１
ｎへ割込みを発生させ、ｎ個のプロセツサー１
０，１１，……１ｎのプログラムの実行を停止さ
せる。一方一致状態を示す信号が存在しない場合
は、比較制御回路３６は共通制御出力信号３８を
生成せず、ｎ個のプロセツサー１０，１１，……
１ｎは処理を継続する。
キー入力装置３４により、マルチプロセツサー
システムのプログラムの実行停止コマンドが入力
されると、システム制御回路３３により、共通制
御信号３７が生成され、ｎ個のプロセツサー１
０，１１，……１ｎの制御信号が発生し、ｎ個の
プロセツサー１０，１１，……１ｎの各々のプロ
グラムの実行が停止され、前記記憶装置３２に格
納されているデータが、表示装置３５に出力され
る。
システムのプログラムの実行停止コマンドが入力
されると、システム制御回路３３により、共通制
御信号３７が生成され、ｎ個のプロセツサー１
０，１１，……１ｎの制御信号が発生し、ｎ個の
プロセツサー１０，１１，……１ｎの各々のプロ
グラムの実行が停止され、前記記憶装置３２に格
納されているデータが、表示装置３５に出力され
る。
以上説明したように、本発明は、複数のプロセ
ツサーに共通制御信号を送出して、複数個のプロ
セツサーのプログラムの実行、停止を同時に行な
わせ、選択制御回路により任意のプロセツサーの
データを受信して記憶装置へ格納し、表示装置へ
表示することにより、複数個のプロセツサーから
構成されるマルチプロセツサーシステムのデバツ
グが可能となり、構成および取扱いが著しく簡単
になる。
ツサーに共通制御信号を送出して、複数個のプロ
セツサーのプログラムの実行、停止を同時に行な
わせ、選択制御回路により任意のプロセツサーの
データを受信して記憶装置へ格納し、表示装置へ
表示することにより、複数個のプロセツサーから
構成されるマルチプロセツサーシステムのデバツ
グが可能となり、構成および取扱いが著しく簡単
になる。
第１図は従来のデバツグ装置と単一プロセツサ
ーシステムとの接続を示す結線図、第２図および
第３図は本発明の一実施例におけるデバツグ装置
とマルチプロセツサーシステムとの接続を示すブ
ロツク図である。 １０，１１，……１ｎ……プロセツサー、２
０，２１，……２ｎ……ローカルメモリー、３０
……デバツグ装置、３１……選択制御回路、３２
……記憶装置、３３……システム制御回路、３４
……キー入力装置、３５……表示装置、３６……
比較制御回路、４０，４１，……４ｎ……データ
バツフア、５０，５１，……５ｎ……比較回路。
ーシステムとの接続を示す結線図、第２図および
第３図は本発明の一実施例におけるデバツグ装置
とマルチプロセツサーシステムとの接続を示すブ
ロツク図である。 １０，１１，……１ｎ……プロセツサー、２
０，２１，……２ｎ……ローカルメモリー、３０
……デバツグ装置、３１……選択制御回路、３２
……記憶装置、３３……システム制御回路、３４
……キー入力装置、３５……表示装置、３６……
比較制御回路、４０，４１，……４ｎ……データ
バツフア、５０，５１，……５ｎ……比較回路。
Claims (1)
- １ ｎ個（ｎ≧２）のプロセツサーが各々独立に
ローカルメモリーを所有し、独立にプログラムの
実行を行うマルチプロセツサーシステムにおい
て、ｎ個のプロセツサーのアドレス信号を指定す
るｎ個のデータバツフアと、前記アドレス信号と
データバツフアの内容を比較し、その一致状態を
示す制御信号を発生するｎ個の比較回路と、前記
ｎ個の制御信号を受信し、前記ｎ個のプロセツサ
ーへの共通制御出力信号を発生する比較制御回路
と、前記ｎ個のプロセツサーのデータ信号を選択
受信する選択制御回路と、前記選択制御回路によ
り受信したデータを格納する記憶装置と、キー入
力装置と、表示装置と、前記キー入力装置により
入力されたデータの内容に従つて制御信号を発生
するシステム制御回路とを備え、前記ｎ個のプロ
セツサーのアドレス信号を受信して前記ｎ個のデ
ータバツフアの内容と各々比較し、一致している
ものが一個以上存在する場合には、前記比較制御
回路により前記共通制御出力信号を生成して前記
ｎ個のプロセツサーへ割込みを発生してｎ個のプ
ロセツサーのプログラムの実行を停止させ、一致
しているものがない場合には、前記選択制御回路
によりｎ個のプロセツサーのデータ信号を選択受
信して前記記憶装置へ格納するようにしたことを
特徴とするマルチプロセツサーシステムにおける
デバツグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050372A JPS57164362A (en) | 1981-04-02 | 1981-04-02 | Debugging device in multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050372A JPS57164362A (en) | 1981-04-02 | 1981-04-02 | Debugging device in multi-processor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164362A JPS57164362A (en) | 1982-10-08 |
| JPS6239792B2 true JPS6239792B2 (ja) | 1987-08-25 |
Family
ID=12857050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56050372A Granted JPS57164362A (en) | 1981-04-02 | 1981-04-02 | Debugging device in multi-processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164362A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282937A (ja) * | 1985-06-07 | 1986-12-13 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| JP2771979B2 (ja) * | 1987-11-30 | 1998-07-02 | 株式会社東芝 | 並列処理方法 |
| JP2010117813A (ja) * | 2008-11-12 | 2010-05-27 | Nec Electronics Corp | デバッグシステム、デバッグ方法、デバッグ制御方法及びデバッグ制御プログラム |
| US8112677B2 (en) | 2010-02-26 | 2012-02-07 | UltraSoC Technologies Limited | Method of debugging multiple processes |
-
1981
- 1981-04-02 JP JP56050372A patent/JPS57164362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164362A (en) | 1982-10-08 |
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