JPS59112350A - プログラム監視制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ）　　発明の技術分野 本発明はプログラム監視制御方式、特にプログラムのデ
バッグを容易にするためのプログラム監視機構であって
、フェッチアドレスストップ、ストアアドレスストップ
、トレース、データマツチングストップ等の制御を、ア
ドレスまたはデータ幅の任意のビットについてだけ注目
して行うことができるようにしたプログラム監視制御方
式に関するものである。

（１３）従来技術と問題点 第１図は従来方式の例を示す。中央処理装置１は逐次メ
モリ２に格納された命令をフェッチして実行する装置で
ある。命令のアドレスは、アドレスバス６によってメモ
リ２に供給され、データバス７を介して命令データが中
央処理装置１に読み出される。このアドレス信号、デー
タ信号のやり取りは、制御信号線８の制御信号にもとづ
いて行われる。サービスプロセッサ３は、中央処理装置
１とは独立した１個のプロセッサを持つサブシステムで
あって、各種システム制御機能、操作制御機能を有して
いる。その１つにアドレス／データコンペア制御機能が
あり９例えばメモリ２のあるアドレスに対してアクセス
を行った場合に中央処理装置１を停止状態にさせること
ができるようになっている。

このアドレス／データコンベア制御は、比較指定部５と
比較部４とによって行われ、比較指定部５はストップさ
せたいフェッチアドレス、ストアアドレス等を指定する
。この指定情報は比較アドレスデータ線９．比較データ
線１０または制御信号線１１によりて比較部４に伝達さ
れ、比較部４はアドレスバス６またはデータバス７上の
信号の内容と比較指定部５の指定内容とが一致したとき
に、制御信号線１２を経由して、中央処理装置１に対し
て停止信号を出力する。

上記従来の方式によれば、比較指定部５はアドレスまた
はデータ幅の全ビットについて指定する必要があった。

そのため２例えばソフトウェアのデバッグに際して、命
令アドレスが確実につかめさせるアドレス等を変更して
実行させなければならないという欠点があった。ハード
ウェア上で比較回路を複数個持てば、この問題は解決さ
れるが。

ハードウェア量が大幅に増えることになる。

（ｑ　発明の目的と構成 本発明は上記問題点の解決を図り、少ないハードウェア
の追加で効率のよいデバッグシステムを提供できるよう
にすることを目的としている。そのため９本発明はアド
レス幅の任意のビットまたはデータ幅の任意のビットを
比較の対象とすることにより、アドレスについての範囲
指定や、ベースアドレスからの変位が指定可能なように
し、また、データについては特定のビットについてだけ
注目して比較できるようにしたものである。すなわち２
本発明のブ四グラム監視制御方式は、少なくとも中央処
理装置と記憶装置とをそなえたデータ処理装置において
、複数ビットからなるアドレスまたはデータ幅の任意の
ビットに対する比較データを設定する比較データ設定部
と、上記中央処理装置および上記記憶装置間のアドレス
信号またはデータ信号から上記比較データに対応した有
効なビットを抽出する比較データ抽出部と、該比較デー
タ抽出部の抽出した結果にもとづいて上記比較データと
上記アドレス信号またはデータ信号から抽出したデータ
とを比較演算する比較演算部とをそなえ、アドレスまた
はデータ幅の任意のビットのマツチングにもとづくプロ
グラム監視制御を行うようにしたことを特徴としている
。以下図面を参照しつつ実施例に従って説明する。

の　発明の実施例 第２図は本発明の一実施例構成、第３図はプログラム監
視用コマンドの一実施例説明図、第４図および第５図は
本発明の実施例による制御態様説明図を示す。

図中、符号１．２．３．６．７．８．１２は第１図に対
応し、１８は実アドレス／論理アドレス切替回路。

１９はアドレス変換部、２０は選択回路、２１は比較デ
ータ抽出部、２２は比較データ設定部、２３は比較演算
部、２４はコマンド解析部、２５はコンソール、２６お
よび２７はビット抽出回路、２８および２９はレジスタ
、３０は比較データレジスタ、３１は有効ビット位置レ
ジスタを表わす。

中央処理装置１が実行処理するプログラムについての監
視の指示は、サービスプロセッサ３に接続されたオペレ
ータ・コンソール２５からのコマンドによって行われる
。第３図はこのコマンドの例を示している。

第３図図示コマンドＣ１は、メモリ２のアドレスが例え
ば１６進数６桁で表わされるとして、中央処理装置１が
論理（仮想）アドレス「０１２３００Ｊ番地から［０１
２３ＦＦＪ番地の範囲の命令またはデータをフェッチし
たときに、中央処理装置１を停止状態にさせるべきこと
を指示するコマンドである。コマンドＣ２は、実アドレ
スの下３桁がｌ’−４５６Ｊであるときに停止状態させ
るべきことを指示するコマンドである。すなわち、この
場合「０００４５６」番地、「００１４５６番地Ｊ、ｌ
−００２４５６Ｊ番地、・・・「ＦＦＦ４５６Ｊ番地の
飛び飛びの実アドレスのいずれかの命令等をフェッチし
たときに中央処理装置１を停止させることになる。コマ
ンドＣ３は、コマンドＣ１が命令／データ等をフェッチ
したときに停止させるのに対し、データをメモリ２に書
き込んだときに停止させることを指示するものである。

対象となるアドレス範囲はコマンドＣ１と同じである。

コマンドＣ４も同様である。

コマンドＣ５ないしコマンドＣ８は、比較対象がアドレ
スではなく、データの内容である場合についてのもので
ある。データは１６ビツトを仮定している。コマンドＣ
５は、メモリ２に書き込むデータがｒｏＯＡＯＪ、　［
ｏＩＡＯ’Ｊ、　ｌ−０２ＡＯＪ、・・・「ＦＦＡＯＪ
のいずれかであるときに、中央処理装置１を停止させる
ことを指示する。コマンドＣ６は。

メモリ２からデータを読み出すときに比較することを指
示する。コマンドＣ７は、コマンドＣ５と同様であるが
、さらにデータを書き込むアドレスを限定している。す
なわち２例えば論理アドレスｒ０１２３６６Ｊ番地にデ
ータ「８９ＡＯＪを書き込んだ場合に中央処理装置１を
停止させる。コマンドＣ８は２例えば実アドレスｒ１２
０４５６Ｊ番地からデータ「ＯＢＣ７Ｊを読み出した場
合に中央処理装置１を停止させる。

コンソール２５から以上のようなコマンドが投入される
と、コマンド解析部２４は、そのコマンドを解析する。

そして、解析結果に従って、比較データ設定部２２の比
較データレジスタ３０および有効ビット位置レジスタ３
１に、コマンドのパラメータに関する情報を設定する。

比較データレジスタ３０に設定される比較データは、ア
ドレスデータまたはプログラムの扱うデータである。有
効ビット位置レジスタ３１に設定される情報は。

例えば第３図に示したコマンドのパラメータの有効数値
に対応する部分のビットが「１」となるようにされ、「
×」で示したように任意の値でよい部分が「ｏ」となる
ように定められる。

また、コマンド解析部２４は、コマンドの内容によって
選択回路２０に選択信号を出力する。選択回路２０は選
択信号の内容に従って、アドレスバス６から実アドレス
の信号もしくは論理アドレスの信号またはデータバス７
からデータ信号を選択する回路である。信号を取り込む
タイミングおよびデータ信号がリード・　データである
かライト・データであるかの判断は、制御信号線８０制
御信号に基づいて行われる。なお、中央処理装置１から
のアドレス信号は、実アドレス／論理アドレス切替回路
１８によって、アドレス変換部１９を経由するかしない
かの切替えが行われ、アドレス信号が論理アドレスを示
す場合には、アドレス変換部１９によって論理アドレス
から実アドレスへのアドレス変換が行われる。

選択回路２０によって選択された信号は、比較ット抽出
回路２７に供給される。ビット抽出回路２６および２７
においては、有効ビット位置レジスタ３１の内容に基づ
いて、それぞれ有効なビットの抽出が行われる。例えば
、ビット抽出回路２６゜２７はアンド回路によりて構成
され、どのような値でもよい部分のビット値については
選択回路２０の選択したデータも、比較データレジスタ
３０からの比較データも共に「０」の値となるようにさ
れ、比較に際して有効とされる数値部分だけを残すよう
にすると考えてよい。もちろん、オア回路等によって、
無視すべきビット部分が共に「１」となるようにしても
よい。

ビット抽出回路２６．２７の出力は、それぞれレジスタ
２８．２９を経由して、比較演算部２３に入力される。

比較演算部２３は、レジスタ２８の内容とレジスタ２９
の内容とを比較し、一致する場合に、制御信号線１２を
介して、中央処理装置１に停止信号も出力し、中央処理
装置１を停止させる。なお、第３図図示コマンドＣ７，
Ｃ８のような特定のアドレス範囲におけるデータの内容
を問題としている場合には９例えば最初に７ドレスを比
較し、アドレスが該当するとぎに、続いてデ−タの内容
を比較する。また、比較データ抽出部２１．比較演算部
２３等をアドレス用と、データバス７からのデータ用の
２組用意するようにしてもよい。

ビット抽出回路２６．２７および比較演算部２３等は簡
単な論理回路で構成できるが、サービスプロセッサ３の
有するマイクロプログラム制御機構によって実現しても
よい。

第４図および第５図は２本発明を用いた制御の例を説明
するための説明図である。説明上、アドレスは８ビツト
で表わされるものとしている。

第４図図示の場合は、コマンドのパラメータとして、「
×２」番地が指定されている。この場合。

第４図図示の如く、比較データレジスタ３０蜘は。

２進数で「××××００１０」が設定される。「×」で
表わされている４ビツトは、「０」でも「１」でもよい
。有効ビット位置レジスタ３１には２例えば２進数でｒ
ｏｏｏｏｌｌｌｌＪの値が設定される。

この値によって、「０」の部分は結果として比較対象か
ら外される。従って、第４図図示メモリ２の斜線で示し
た部分のアドレスに対してアクセスがあったときに、中
央処理装置に対する停止信号が出力されることになる。

すなわち、この例の場合には、ある境界からの相対位置
が有効となり。

例えばソフトウェアの処理単位であるセグメントまたは
ページについての特定の相対アドレスに関するプログラ
ム監視を行う場合に非常に役立つ。

第５図はトレースに関する制御の例を示している。プロ
グラムの監視は、単に中央処理装置を停止させることに
限られるわけではなく、アドレストレースによっても行
われる。第５図中、符号３２はトレースバッファを表わ
す。トレースは、指定されたアドレス範囲の命令がフェ
ッチされたとぎに、そのアドレス情報を、予め用意され
たトレースバッファ３２に蓄積しておき２例えば異常が
生じて中央処理装置が停止したときに、そのトレースバ
ッファ３２の内容をダンプすることにより。

異常の原因を究明できるようＫしたものである。

トレースバッファ３２が満杯になったときには。

最新のアドレス情報が、最も古いアドレス情報にオーバ
ーライドされる。トレースに関するコマンドの具体例に
ついては、説明を省略するが２例えばトレースのアドレ
ス範囲として、「５×」が指定されると、比較データレ
ジスタ３（１：は、第５図図示の如く２進数で「０１０
１××××」が設定され。

有効ビット位置レジスタ３１には、　　ｌ’−１１１１
００００Ｊが設定される。従って、比較演算部の出力信
号によって、ｌ’−５０Ｊ番地から「５Ｆ」番地までの
間にある命令が中央処理装置にフェッチされたときに、
そのアドレス情報が順次トレースバッファ３２に格納さ
れることＫなる。

又、比較演算部、ビット抽出回路などはワイヤドロシッ
クでなく、マイクロプロセッサにより実現しても良い。

閲　発明の詳細 な説明した如く本発明によれば、わずかな）−一ドウェ
アを追加するだけで、柔軟性のある効率のよいプログラ
ム監視を行うことができ、特にオペレーティング・シス
テムに関連したようなプログラムのデバッグに極めて有
用である。操作性もよい。

【図面の簡単な説明】

第１図は従来のプログラム監視制御方式の例。 第２図は本発明の一実施例構成、第３図はプログラム監
視用コマンドの一実施例説明図、第４図および第５図は
本発明の実施例による制御態様説明図を示す。 図中、１は中央処理装置、２はメモリ、３はサービスプ
ロセッサ、２１は比較データ抽出部、２２は比較データ
設定部、２３は比較演算部を表わす。 特許出願人　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 少なくとも中央処理装置と記憶装置とをそなえたデータ
   処理装置において、複数ビットからなるアドレスまたは
   データ幅の任意のビットに対する比較データを設定する
   比較データ設定部と、上記中央処理装置および上記記憶
   装置間のアドレス信号またはデータ信号から上記比較デ
   ータに対応した有効なビットを抽出する比較データ抽出
   部と。 該比較データ抽出部の抽出した結果にもとづいて上記比
   較データと上記アドレス信号またはデータ信号から抽出
   したデータとを比較演算する比較演算部とをそなえ、ア
   ドレスまたはデータ幅の任意のビットのマツチングにも
   とづくプログラム監視制御を行うようにしたことを特徴
   とするプログラム監視制御方式。