JPS60194570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60194570A JPS60194570A JP59050619A JP5061984A JPS60194570A JP S60194570 A JPS60194570 A JP S60194570A JP 59050619 A JP59050619 A JP 59050619A JP 5061984 A JP5061984 A JP 5061984A JP S60194570 A JPS60194570 A JP S60194570A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に配Ｈｋのコ
ンタクトのホシ方を改良した半導体装置の製造方法に係
る。
ンタクトのホシ方を改良した半導体装置の製造方法に係
る。
従来、半導体基板と配線とのコンタクトラ取るには、層
間絶縁膜の所望の位置を写真蝕刻法によシエッチングし
てコンタクトホールを開孔し、基板表面を露出させた後
、全面にＡ１等の配線材料を堆積し、この配線材料をパ
ターニングするという方法がとられている。
間絶縁膜の所望の位置を写真蝕刻法によシエッチングし
てコンタクトホールを開孔し、基板表面を露出させた後
、全面にＡ１等の配線材料を堆積し、この配線材料をパ
ターニングするという方法がとられている。
しかしながら、上述した従来の方法ではコンタクトホー
ルの位置精度は露光技術の制約を受け、通當少なからぬ
マスク合わせ余裕を見込まなければならないため、素子
の高集積化の妨げとなっている。
ルの位置精度は露光技術の制約を受け、通當少なからぬ
マスク合わせ余裕を見込まなければならないため、素子
の高集積化の妨げとなっている。
本発明は上記生仲、に鎧みてなされたものであり、素子
分離絶縁膜及びゲート電極と自己整合的にコンタクトホ
ールを開孔でき、素子の高集積化を達成し得る半導体装
置の＃！造方法を提供しようとするものである。
分離絶縁膜及びゲート電極と自己整合的にコンタクトホ
ールを開孔でき、素子の高集積化を達成し得る半導体装
置の＃！造方法を提供しようとするものである。
本発明の半導体装置の製造方法は、第１４電型の半導体
基板表面に段差の大きな素子分離絶縁膜を形成し、素子
分離絶縁膜によって囲まれた素子領域上にゲート絶縁膜
を介してゲート電極及びその上の第１の絶縁膜のパター
ンを形成した後、イオン注入によシ第２４電型の不純物
領域を形成し、次いで全面に第２の絶縁膜を堆積した後
、その所定部分（コンタクト部）を異方性エツチングに
よりエツチングして素子分断１絶縁膜及びゲート電極と
その土の第１の絶縁膜のパターンの側壁に第２の絶縁膜
を残存させた状態で第２導電型の不純物領域を露出させ
、丈に全面に配線材料を堆積した禄・、バターニングし
て配線を形成することを骨子とするものであるＯ このような方法によれば、異方性エツチングを用いて段
差の大きな素子分離絶縁膜及びゲート電極とその上の第
１の絶縁膜の側壁に第２の絶縁膜を残存させた状態でコ
ンタクトホールを自己整合的に形成できるので、露光技
術の制約を受けることがなく、素子の＃′！積度を向上
することができる。
基板表面に段差の大きな素子分離絶縁膜を形成し、素子
分離絶縁膜によって囲まれた素子領域上にゲート絶縁膜
を介してゲート電極及びその上の第１の絶縁膜のパター
ンを形成した後、イオン注入によシ第２４電型の不純物
領域を形成し、次いで全面に第２の絶縁膜を堆積した後
、その所定部分（コンタクト部）を異方性エツチングに
よりエツチングして素子分断１絶縁膜及びゲート電極と
その土の第１の絶縁膜のパターンの側壁に第２の絶縁膜
を残存させた状態で第２導電型の不純物領域を露出させ
、丈に全面に配線材料を堆積した禄・、バターニングし
て配線を形成することを骨子とするものであるＯ このような方法によれば、異方性エツチングを用いて段
差の大きな素子分離絶縁膜及びゲート電極とその上の第
１の絶縁膜の側壁に第２の絶縁膜を残存させた状態でコ
ンタクトホールを自己整合的に形成できるので、露光技
術の制約を受けることがなく、素子の＃′！積度を向上
することができる。
なお、本発明において段差の大きな素子分離絶縁膜を形
成するには、例えば基板上の多結晶シリコンを選択酸化
する技術、いわゆるＳ Ｅ ＰＯＸ法（５ｅｌｅｃｔｉ
ｖｅ Ｐｏ１ｙｓｉｌｉｃｏｎ ＯｘｉｄａｔｉｏｎＴ
ｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ｌ５ｏｌａｔ
ｉｏｎ 、 Ｎ 。
成するには、例えば基板上の多結晶シリコンを選択酸化
する技術、いわゆるＳ Ｅ ＰＯＸ法（５ｅｌｅｃｔｉ
ｖｅ Ｐｏ１ｙｓｉｌｉｃｏｎ ＯｘｉｄａｔｉｏｎＴ
ｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ｌ５ｏｌａｔ
ｉｏｎ 、 Ｎ 。
Ｍａｔｓｕｋａｗａ ｅｔ ａｌ、、ＩＥＥＥ Ｅ／Ｄ
Ｖｏｌ、ＥＤ−２９゜Ｎｏ。４．１９８２．９．５６
１）等が用いられる、〔発明の実施例〕 以下、本発明の実施例を第１図（ａ）〜（ｈ）を参照し
て説明するＣ まず、Ｐ型シリコン基板１表面に熱酸化膜２を形成し、
全面に多結晶シリコン膜３を堆積し、更にこの多結晶シ
リコン膜３上に写真蝕刻法によりシリコン窒化膜パター
ン４を形成する（第１図（ａ）図示）。次に、シリコン
窒化膜パターン４を血１酸化性マスクとしてれ出してい
る多結晶シリコン′＃３を選択的に熱酸化して厚さ５０
００Ａのフィールド酸化膜５を形成する（同図（ｂ）図
示）、つづいて、前記シリコン窒化膜パターン４をエツ
チング除去し、残存している多結晶シリコン膜３を反応
性イオンエツチング（ＲＩＥ）によシエッチングする。
Ｖｏｌ、ＥＤ−２９゜Ｎｏ。４．１９８２．９．５６
１）等が用いられる、〔発明の実施例〕 以下、本発明の実施例を第１図（ａ）〜（ｈ）を参照し
て説明するＣ まず、Ｐ型シリコン基板１表面に熱酸化膜２を形成し、
全面に多結晶シリコン膜３を堆積し、更にこの多結晶シ
リコン膜３上に写真蝕刻法によりシリコン窒化膜パター
ン４を形成する（第１図（ａ）図示）。次に、シリコン
窒化膜パターン４を血１酸化性マスクとしてれ出してい
る多結晶シリコン′＃３を選択的に熱酸化して厚さ５０
００Ａのフィールド酸化膜５を形成する（同図（ｂ）図
示）、つづいて、前記シリコン窒化膜パターン４をエツ
チング除去し、残存している多結晶シリコン膜３を反応
性イオンエツチング（ＲＩＥ）によシエッチングする。
つづいて、熱酸化によりフィールド酸化膜５のバーズビ
ーク下部に残存している多結晶シリコン膜３を酌化膜に
する、これと同時に露出した基板１上の熱酸化膜２もＪ
Ｆｊ、 ＜万る。更に、基板１上の厚くなった熱酸化膜
２を除去した後、熱酸化を行ない厚さ５００Ａのゲート
酸化膜６を形成する、以上のように、いわゆる５ＥＰＯ
Ｘ法により段差の大きなフィールド酸化膜５が形成され
る（同図（ｃ）図示）。
ーク下部に残存している多結晶シリコン膜３を酌化膜に
する、これと同時に露出した基板１上の熱酸化膜２もＪ
Ｆｊ、 ＜万る。更に、基板１上の厚くなった熱酸化膜
２を除去した後、熱酸化を行ない厚さ５００Ａのゲート
酸化膜６を形成する、以上のように、いわゆる５ＥＰＯ
Ｘ法により段差の大きなフィールド酸化膜５が形成され
る（同図（ｃ）図示）。
次いで、全面に厚さ４０００Ａのリンドープ多結晶シリ
コン膜７及び摩さ４０００ＡのＣＶＤＰ化膜（第１の絶
縁膜）８を順次堆積する（同図（ｄ）図示）。つづいて
、ＣＶＤ酸化膜８及び多結晶シリコン膜７を反応性イオ
ンエツチング（ＲＩＥ）により 順次バターニングして
ゲート電極９及びその上のＣＶＤ酸化膜パターン１０を
形成する。つづいて、ＣＶＤ酸化膜パターン１０をマス
クとしてＡｓｈイオン注入し Ｎ ＋型ソース、ドレイ
ン領域１１．１２を形成する（同図（ｅ）図示）。つづ
いて、全面に厚さ６０００ＡのＣＶＤ酸化膜（第２の絶
縁膜）１３を堆積する（同図（ｆ）図示）。
コン膜７及び摩さ４０００ＡのＣＶＤＰ化膜（第１の絶
縁膜）８を順次堆積する（同図（ｄ）図示）。つづいて
、ＣＶＤ酸化膜８及び多結晶シリコン膜７を反応性イオ
ンエツチング（ＲＩＥ）により 順次バターニングして
ゲート電極９及びその上のＣＶＤ酸化膜パターン１０を
形成する。つづいて、ＣＶＤ酸化膜パターン１０をマス
クとしてＡｓｈイオン注入し Ｎ ＋型ソース、ドレイ
ン領域１１．１２を形成する（同図（ｅ）図示）。つづ
いて、全面に厚さ６０００ＡのＣＶＤ酸化膜（第２の絶
縁膜）１３を堆積する（同図（ｆ）図示）。
次いで、ハｒカニのコンタクト部１４以外を覆うように
写真蝕刻法によりホトレジストパターン１５を形成した
後、ＲＩＥによりコンタクト部１４のＣＶＤ酸化膜１３
及びゲート酸化膜６をエツチングする。このようにして
フィールド酸化膜５及びゲート電極９とＣＶＤ酸化膜パ
ターン１０の側壁にＣＶ １）酸化膜１３′を残存させ
た状態でＮ 型ソース領域１１の表面を厖出させてコン
タクトホール１６を開孔する（同図（ロ））図示）Ｃつ
づいて、前記ホトレジストパターン１５を除去した後、
全面にＡｌ膜を蒸着し、これをパターニングして配線１
７を形成し、ＭＯＳトランジスタを製造する（同図（ｈ
）図示）。
写真蝕刻法によりホトレジストパターン１５を形成した
後、ＲＩＥによりコンタクト部１４のＣＶＤ酸化膜１３
及びゲート酸化膜６をエツチングする。このようにして
フィールド酸化膜５及びゲート電極９とＣＶＤ酸化膜パ
ターン１０の側壁にＣＶ １）酸化膜１３′を残存させ
た状態でＮ 型ソース領域１１の表面を厖出させてコン
タクトホール１６を開孔する（同図（ロ））図示）Ｃつ
づいて、前記ホトレジストパターン１５を除去した後、
全面にＡｌ膜を蒸着し、これをパターニングして配線１
７を形成し、ＭＯＳトランジスタを製造する（同図（ｈ
）図示）。
しかして本発明方法によれは、第１図（ｅ）までの工程
で段差の大きなフィールド酸化膜５及びゲート電極９と
その上のＣＶＤｆｆ１２化膜パターン１０を形成し、同
図（ｆ）の工程でＣＶＤ酸化膜１３を堆積し、！、に同
図（ｇ）の工程でＲＩＥによシコンタクト部１４のＣＶ
Ｄ酸化膜１３をエツチングすることにより、フィールド
酸化膜５及びゲート電極９と自己整合的にコンタクトホ
ール１６を形成することができる。
で段差の大きなフィールド酸化膜５及びゲート電極９と
その上のＣＶＤｆｆ１２化膜パターン１０を形成し、同
図（ｆ）の工程でＣＶＤ酸化膜１３を堆積し、！、に同
図（ｇ）の工程でＲＩＥによシコンタクト部１４のＣＶ
Ｄ酸化膜１３をエツチングすることにより、フィールド
酸化膜５及びゲート電極９と自己整合的にコンタクトホ
ール１６を形成することができる。
したがって、コンタクトホールＩ６の形成工程が露光技
術の制Ｆ；を受りず、マスク合わせ余裕を見込む８紮が
ないので、コンタクトに要する面積を大幅に縮小して素
子を高集積化することができる、 上述した効果を例えば、へ１０ＳダイナミックＲＡ Ｍ
のビット線のコンタクトホール形成工程のように、平行
し、て形成された２木のゲート電極ワード紳２１，２１
の間に挾まれた拡散層２２上の絶縁膜にコンタクトホー
ル２３を開孔する場合について、次−２図（従来の方法
）及び第３邸；（本発明方法）に示す平面図を比較して
具体的に説明する、 すなわち、２μｍルールで従来の方法によりコンタクト
ホール２３を開孔する際、例えば０．６μｍのマスク合
わせ伊裕を見込むとすると、第２図に示すようにゲート
電極２１．２１間の間隔を４４μｍとしておかなければ
ならない。
術の制Ｆ；を受りず、マスク合わせ余裕を見込む８紮が
ないので、コンタクトに要する面積を大幅に縮小して素
子を高集積化することができる、 上述した効果を例えば、へ１０ＳダイナミックＲＡ Ｍ
のビット線のコンタクトホール形成工程のように、平行
し、て形成された２木のゲート電極ワード紳２１，２１
の間に挾まれた拡散層２２上の絶縁膜にコンタクトホー
ル２３を開孔する場合について、次−２図（従来の方法
）及び第３邸；（本発明方法）に示す平面図を比較して
具体的に説明する、 すなわち、２μｍルールで従来の方法によりコンタクト
ホール２３を開孔する際、例えば０．６μｍのマスク合
わせ伊裕を見込むとすると、第２図に示すようにゲート
電極２１．２１間の間隔を４４μｍとしておかなければ
ならない。
一方、本発明方法ではコンタクトホール２３をフィール
ド酸化膜及びグー）を極２１，２．１と・自己整合的に
形成することができるので、マスク合わせ余裕を見込む
必侵はなく、鉛３図に示すようにゲート電極２１．２１
間の間隔は２μｍでよい。この場会、ゲート電極２１．
２１間の間隔を従来よりも２，４μｍ短縮することがで
き、高集積化に大きく寄与することができる、〔発明の
効果〕 以上詳述した如く本発明の半導体装置の製造方法によれ
ば、コンタクトに要する面積を大幅に靴１小することが
でき、素子の高集積化を達成できるものである。
ド酸化膜及びグー）を極２１，２．１と・自己整合的に
形成することができるので、マスク合わせ余裕を見込む
必侵はなく、鉛３図に示すようにゲート電極２１．２１
間の間隔は２μｍでよい。この場会、ゲート電極２１．
２１間の間隔を従来よりも２，４μｍ短縮することがで
き、高集積化に大きく寄与することができる、〔発明の
効果〕 以上詳述した如く本発明の半導体装置の製造方法によれ
ば、コンタクトに要する面積を大幅に靴１小することが
でき、素子の高集積化を達成できるものである。
第１図（ａ）〜（ｈ）は本発明の実施外におけるΔ４Ｏ
Ｓトランジスタの製造方法を示すｈ面図、第２図は従来
の方法により形成されるコンタクト部の平面図、第３図
は本発明方法により形成されるコンタクト部の平面図で
ある。 １・・・Ｐ型シリコン基板、２・・・熱酸化膜、３・・
・多結晶シリコン膜、４・・・シリコン窒化膜パターン
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・多結晶シリコン膜、８・・・ＣＶＤ酸化膜（第
１の絶縁膜）、９・・・ゲート電極、１０・・・ＣＶＤ
１化膜パターン、１１．１２・・・Ｎ 型ソース、ドレ
イ”／９）ｉ域、１ ｓ 、 Ｊ ｓ’−ＣＶＤｐ化Ｎ
（８Ｐ、 ２の絶縁膜）、１４・・・コンタクト部、
ノ５・・・ホトレジストパターン、１６・・・コンタク
トホール、１７・・・配線、２１・・・ゲート電極、２
２・・・拡散層、２３・・・コンタクトホール。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図
Ｓトランジスタの製造方法を示すｈ面図、第２図は従来
の方法により形成されるコンタクト部の平面図、第３図
は本発明方法により形成されるコンタクト部の平面図で
ある。 １・・・Ｐ型シリコン基板、２・・・熱酸化膜、３・・
・多結晶シリコン膜、４・・・シリコン窒化膜パターン
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・多結晶シリコン膜、８・・・ＣＶＤ酸化膜（第
１の絶縁膜）、９・・・ゲート電極、１０・・・ＣＶＤ
１化膜パターン、１１．１２・・・Ｎ 型ソース、ドレ
イ”／９）ｉ域、１ ｓ 、 Ｊ ｓ’−ＣＶＤｐ化Ｎ
（８Ｐ、 ２の絶縁膜）、１４・・・コンタクト部、
ノ５・・・ホトレジストパターン、１６・・・コンタク
トホール、１７・・・配線、２１・・・ゲート電極、２
２・・・拡散層、２３・・・コンタクトホール。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図
Claims (3)
- （１）第１導電型の半導体基板表面に段差の大きな素子
分離絶縁膜を形成する工程と、該素子分離絶縁膜に囲ま
れた素子領域表面にゲート絶縁膜を形成する工程と、全
面に導電膜及び軒１，１の絶Ｉ＃：１１ｋを順次堆積し
た後、これらを順次パターニングしてゲート電極及びそ
の上の第１の絶縁膜のパターンを形成する工程と、該第
１の絶縁膜のパターンを７２りとして不純物をイオン注
入し、第２導電型の不純物領域を形成する工程と、全面
に第２の絶縁膜を堆積した後、該第２の絶縁膜の所定部
分を異方性エツチングによりエツチングして前記素子分
＾１４絶縁膜及びゲート電極とその上の第１の絶縁膜の
パターンの側壁に釦２の絶縁膜を残存させ、前記紀２導
電型の不純物領域を露出させる工程と、全面に配線材料
を堆積した後、パターニングして配線を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - （２）素子分離絶縁ＢＰ！を半導体基板上に堆積した多
結晶シリコン膜の一部を選択的にＮ化することにより形
成する特許請求の範囲第１現記１）ｐ−の半導体装置の
製造方法、 - （３）全面に順次堆積されたＳＴｈ膜及び第１の絶縁膜
を異方性エツチングを用いて１１次パターニングしてゲ
ート電依・及びその上の第１の絶縁膜のパターンを形成
する特許請求の範囲第１Ｊ′０記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050619A JPS60194570A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置の製造方法 |
| US06/684,750 US4610078A (en) | 1984-03-16 | 1984-12-21 | Method of making high density dielectric isolated gate MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050619A JPS60194570A (ja) | 1984-03-16 | 1984-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194570A true JPS60194570A (ja) | 1985-10-03 |
Family
ID=12863989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
| JPS62232164A (ja) * | 1986-03-26 | 1987-10-12 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置およびその製造方法 |
| JPS63274178A (ja) * | 1987-05-06 | 1988-11-11 | Casio Comput Co Ltd | 半導体素子の製造方法 |
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227319A (en) * | 1985-02-08 | 1993-07-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US4868138A (en) * | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
| KR0176193B1 (ko) * | 1996-02-08 | 1999-04-15 | 김광호 | 반도체 장치의 소자 분리 방법 |
| US6143640A (en) * | 1997-09-23 | 2000-11-07 | International Business Machines Corporation | Method of fabricating a stacked via in copper/polyimide beol |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR100596416B1 (ko) * | 2003-12-30 | 2006-07-03 | 동부일렉트로닉스 주식회사 | 선택 폴리 증착을 이용한 반도체 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112028A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441941A (en) * | 1980-03-06 | 1984-04-10 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device employing element isolation using insulating materials |
| US4419142A (en) * | 1980-10-24 | 1983-12-06 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming dielectric isolation of device regions |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| US4471524A (en) * | 1982-06-01 | 1984-09-18 | At&T Bell Laboratories | Method for manufacturing an insulated gate field effect transistor device |
| US4435446A (en) * | 1982-11-15 | 1984-03-06 | Hewlett-Packard Company | Edge seal with polysilicon in LOCOS process |
| JPS59161069A (ja) * | 1983-03-04 | 1984-09-11 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US4488348A (en) * | 1983-06-15 | 1984-12-18 | Hewlett-Packard Company | Method for making a self-aligned vertically stacked gate MOS device |
-
1984
- 1984-03-16 JP JP59050619A patent/JPS60194570A/ja active Pending
- 1984-12-21 US US06/684,750 patent/US4610078A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112028A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232164A (ja) * | 1986-03-26 | 1987-10-12 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置およびその製造方法 |
| JPS63274178A (ja) * | 1987-05-06 | 1988-11-11 | Casio Comput Co Ltd | 半導体素子の製造方法 |
| CN111048520A (zh) * | 2018-10-15 | 2020-04-21 | 爱思开海力士有限公司 | 半导体装置和制造半导体装置的方法 |
| CN111048520B (zh) * | 2018-10-15 | 2023-09-29 | 爱思开海力士有限公司 | 半导体装置和制造半导体装置的方法 |
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