JPS61154144A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS61154144A JPS61154144A JP27734584A JP27734584A JPS61154144A JP S61154144 A JPS61154144 A JP S61154144A JP 27734584 A JP27734584 A JP 27734584A JP 27734584 A JP27734584 A JP 27734584A JP S61154144 A JPS61154144 A JP S61154144A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- oxide film
- silicon oxide
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔腫東上の利用分野〕
本発明は半導体装置及びその製造方法に関し、特に埋設
多結晶シリコン膜にて素子分離を行った半導体装置及び
その製造方法に関する。
多結晶シリコン膜にて素子分離を行った半導体装置及び
その製造方法に関する。
従来、素子分離を多結晶シリコン膜にて形成する製造方
法としてはＲ，Ｄ、Ｒｕｍｇ等がＩＥＤＭ（Ｉｎｔｅｒ
ｎａｔｉｏｎａＩ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）８２の２３７頁以呻に発表されて−
る方法が主としして用Ｖａられて−る。この製法の要点
は、シリコン基板上にシリコン酸化膜とシリコン窒化膜
の三重膜を形成し、この二ｍ膜の上にシリコン溝形成の
マスク材としてＣＶＤ法によるシリコン酸化膜又ハレジ
スト編のパターンを形成し、前記マスク材を用−て二ｍ
腰及びシリコン基板を食刻し構を形成し、久−で膜表面
にシリコン欧化膜を形成し、溝を多結晶シリコン膜によ
シ埋設し平担化し、その多結晶シリコン膜表面を酸化す
ると−う工程からなっている。
法としてはＲ，Ｄ、Ｒｕｍｇ等がＩＥＤＭ（Ｉｎｔｅｒ
ｎａｔｉｏｎａＩ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）８２の２３７頁以呻に発表されて−
る方法が主としして用Ｖａられて−る。この製法の要点
は、シリコン基板上にシリコン酸化膜とシリコン窒化膜
の三重膜を形成し、この二ｍ膜の上にシリコン溝形成の
マスク材としてＣＶＤ法によるシリコン酸化膜又ハレジ
スト編のパターンを形成し、前記マスク材を用−て二ｍ
腰及びシリコン基板を食刻し構を形成し、久−で膜表面
にシリコン欧化膜を形成し、溝を多結晶シリコン膜によ
シ埋設し平担化し、その多結晶シリコン膜表面を酸化す
ると−う工程からなっている。
なお、第２図（ａ）〜（ｄ）を用いて従来の埋設多結晶
７リコン編による素子分離構造並びにその製造方法を説
明する。第２図（１）は半導体基板１１上にシリコン叡
化膜１２．シリコン窒化膜１３ｔ−形成した後に、フォ
トレジストパターン１４を形成し、フォトレジストパタ
ーン１４ｔマスクトシて、シリコン窒化膜１３．シリコ
ン欧化膜１２およびシリコン基板１１を順次食刻し、溝
１５を形成したものである。次に第２図（ｂ）に示すよ
うに、フォトレジストを除去し、溝表面に酸化してシリ
コン欧化膜を形成する。次に、第２図（Ｃ）に示すよう
に、害を多結晶シリコン膜１７にて埋設し平担化する。
７リコン編による素子分離構造並びにその製造方法を説
明する。第２図（１）は半導体基板１１上にシリコン叡
化膜１２．シリコン窒化膜１３ｔ−形成した後に、フォ
トレジストパターン１４を形成し、フォトレジストパタ
ーン１４ｔマスクトシて、シリコン窒化膜１３．シリコ
ン欧化膜１２およびシリコン基板１１を順次食刻し、溝
１５を形成したものである。次に第２図（ｂ）に示すよ
うに、フォトレジストを除去し、溝表面に酸化してシリ
コン欧化膜を形成する。次に、第２図（Ｃ）に示すよう
に、害を多結晶シリコン膜１７にて埋設し平担化する。
次に、第１図（ｄ）に示すように、シリコン窒化膜１３
をマスクとして多結晶ンリコン腰衣面ＩＩ−選択故化し
てシリコン欧化膜１８を形成する。
をマスクとして多結晶ンリコン腰衣面ＩＩ−選択故化し
てシリコン欧化膜１８を形成する。
しかるときは埋設多結晶シリコン膜の全周が酸化膜で横
われ次素子分離領域が完成する。
われ次素子分離領域が完成する。
上述した埋設多結晶シリコン膜による素子分離方法はシ
リコン簿表面を選択的に酸化する時に使用した激化マス
ク材のシリコン窒化膜を再びＩＩを埋設した多結晶シリ
コン膜の表面を選択的に欧化する時に使用して−る。そ
のために、これら２回の選択酸化によ多形成された酸化
膜のりなざ目は、選択酸化によるバーズヘッド（ｂｉｒ
ｄ ｈｅ＠ｄ）がつながった形とな９、他所よりも大輪
に欧化膜厚が薄−形となりて−る。この結果、この薄％
１−＠化膜の領域を通して、絶縁分離用の多結晶シリコ
ン膜中に電荷の注入が起こり、分＠＊城下の基板表面に
反転層が形成され、絶縁特性が劣化すると−う欠点ｔ″
Ｍして−る。
リコン簿表面を選択的に酸化する時に使用した激化マス
ク材のシリコン窒化膜を再びＩＩを埋設した多結晶シリ
コン膜の表面を選択的に欧化する時に使用して−る。そ
のために、これら２回の選択酸化によ多形成された酸化
膜のりなざ目は、選択酸化によるバーズヘッド（ｂｉｒ
ｄ ｈｅ＠ｄ）がつながった形とな９、他所よりも大輪
に欧化膜厚が薄−形となりて−る。この結果、この薄％
１−＠化膜の領域を通して、絶縁分離用の多結晶シリコ
ン膜中に電荷の注入が起こり、分＠＊城下の基板表面に
反転層が形成され、絶縁特性が劣化すると−う欠点ｔ″
Ｍして−る。
この対策として溝を多結晶シリコン属にて埋設し、平担
化した後にフォトプロセスを設は選択酸化のマスク材で
あるシリコン窒化膜を部分的に除去した彼に旙出した基
板表面及び多結晶腰衣−を選択的に酸化する方法が提案
されてｌｚａるが、この方法を用−るとフォトプロセス
工程を余分に行う為に工程が長くなること、及びマスク
合わせマージンが必要とな）分離領域が広くなることお
よび部分的に除去した部分とバーズへ、ラドの２１１！
！所に弱い部分が形成され均一な酸化膜が形成されにく
Ｖ為とりう欠点がある。
化した後にフォトプロセスを設は選択酸化のマスク材で
あるシリコン窒化膜を部分的に除去した彼に旙出した基
板表面及び多結晶腰衣−を選択的に酸化する方法が提案
されてｌｚａるが、この方法を用−るとフォトプロセス
工程を余分に行う為に工程が長くなること、及びマスク
合わせマージンが必要とな）分離領域が広くなることお
よび部分的に除去した部分とバーズへ、ラドの２１１！
！所に弱い部分が形成され均一な酸化膜が形成されにく
Ｖ為とりう欠点がある。
従って本発明は、上記欠点に対地してなされ九もので、
７オトプａセス工程を増やすことなく、問題となる酸化
膜の薄い領域を除き必要領域まで均一な酸化［を備えた
素子分ＩＩｋ領域を有する半導体装置及び七のａｍ方法
を提供することを目的とする。
７オトプａセス工程を増やすことなく、問題となる酸化
膜の薄い領域を除き必要領域まで均一な酸化［を備えた
素子分ＩＩｋ領域を有する半導体装置及び七のａｍ方法
を提供することを目的とする。
本発明の第１の発明の半導体装ｒｔ専委遭７畜は、半導
体基板内に埋設された多結晶シリコン領域と、該多結晶
シリコン領域の全周囲を取囲んで形成されたシリコン廐
化編とを令し、半導体基板表面く形成された該シリコン
酸化膜部分は前記多結晶シリコン側壁のシリコン酸化膜
よシ外方向に一定距離だけ多結晶シリコン領域と相似的
に伸びた形を有することによル構成される。
体基板内に埋設された多結晶シリコン領域と、該多結晶
シリコン領域の全周囲を取囲んで形成されたシリコン廐
化編とを令し、半導体基板表面く形成された該シリコン
酸化膜部分は前記多結晶シリコン側壁のシリコン酸化膜
よシ外方向に一定距離だけ多結晶シリコン領域と相似的
に伸びた形を有することによル構成される。
また、本発明の第２の発明の半導体装置の製造方法は、
シリコン半導体基板表面にシリコン酸化１１！に、シリ
コン窒化膜、及びシリコン酸化膜の三重膜を形成する工
程と、該三Ｎ編上にフォトレジストパターンを形成する
工程と、該レジストをマスクとして前記三重膜を食刻し
除去した後再び前記７オトレジストマスクとして露出し
たシリコン基板表面を食刻し孔又は害を設ける工程と、
その後再びＩｉｉ記レジストをマスクとして前記シリコ
ン欧化膜を食刻する工程と、前記孔又は溝の表面にシリ
コン欧化膜を形成する工程と、７リコン酸化膜をマスク
としてシリコン窒化膜を食刻する工程と、前記孔又は溝
を多結晶シリコンによシ埋設する工程と、残存シリコン
窒化膜をマスクとして基板表面及び多結晶シリコン表面
を酸化する工程とを含んで１１成される◎ 〔実施例〕 以下、本発明の実施例につめて、図面を参照して説明す
る。第１図（−〜（ｄ）は本発明の一実施例を説明する
ために工１！順に示した断面図である。本発明の一実施
例は次の工程により製造することができる。
シリコン半導体基板表面にシリコン酸化１１！に、シリ
コン窒化膜、及びシリコン酸化膜の三重膜を形成する工
程と、該三Ｎ編上にフォトレジストパターンを形成する
工程と、該レジストをマスクとして前記三重膜を食刻し
除去した後再び前記７オトレジストマスクとして露出し
たシリコン基板表面を食刻し孔又は害を設ける工程と、
その後再びＩｉｉ記レジストをマスクとして前記シリコ
ン欧化膜を食刻する工程と、前記孔又は溝の表面にシリ
コン欧化膜を形成する工程と、７リコン酸化膜をマスク
としてシリコン窒化膜を食刻する工程と、前記孔又は溝
を多結晶シリコンによシ埋設する工程と、残存シリコン
窒化膜をマスクとして基板表面及び多結晶シリコン表面
を酸化する工程とを含んで１１成される◎ 〔実施例〕 以下、本発明の実施例につめて、図面を参照して説明す
る。第１図（−〜（ｄ）は本発明の一実施例を説明する
ために工１！順に示した断面図である。本発明の一実施
例は次の工程により製造することができる。
まず、第１図（ａ）は、シリコン半導体基板１１上に熱
酸化にＬプ約５００人の膜厚の酸化膜１２を形成し、仄
にシリコン窒化膜１３をＣＶＤ＠によプ約１１００人の
膜厚で形成し、次−でその上ＫＣＶＤ法によプ約２００
０人Ｏ膜厚のシリコン酸化膜２０を形成した後、フォト
プロセス法によシレジストハターン１４を形成し、この
レジストパターン１４’ｆｉ−マスクとして順次シリコ
ン酸化膜２０゜シリコン窒化膜１３．シリコン酸化ｊ［
１２及びシリコン基板１１ｔＲＩＥ法によシ食刻し、溝
１５金約４μｍｏ深さで形成したものを示してｉる。
酸化にＬプ約５００人の膜厚の酸化膜１２を形成し、仄
にシリコン窒化膜１３をＣＶＤ＠によプ約１１００人の
膜厚で形成し、次−でその上ＫＣＶＤ法によプ約２００
０人Ｏ膜厚のシリコン酸化膜２０を形成した後、フォト
プロセス法によシレジストハターン１４を形成し、この
レジストパターン１４’ｆｉ−マスクとして順次シリコ
ン酸化膜２０゜シリコン窒化膜１３．シリコン酸化ｊ［
１２及びシリコン基板１１ｔＲＩＥ法によシ食刻し、溝
１５金約４μｍｏ深さで形成したものを示してｉる。
次に、纂１図（ｂ）に下すように、レジスト膜１４ｔマ
スクとしてシリコン教化膜２（１食刻し、約α５μｍ
Ｏ４１Ｉ＆で側面エッチする。
スクとしてシリコン教化膜２（１食刻し、約α５μｍ
Ｏ４１Ｉ＆で側面エッチする。
次に％Ｉ！１図（Ｃ）に示すように、レジストを除去し
、シリコン窒化膜１３をマスクとして溝表面を選択的に
改化し、シリコン鈑化膜１６ｔ−約α２μｍの膜厚で形
成する。次−でシリコン酸化［１６−。
、シリコン窒化膜１３をマスクとして溝表面を選択的に
改化し、シリコン鈑化膜１６ｔ−約α２μｍの膜厚で形
成する。次−でシリコン酸化［１６−。
２０ｆ：マスクとしてシリコン窒化ｍｌ ａｔ一部分的
に食刻する。
に食刻する。
久に、帛１図（ｄ）に示すように、溝１５を多結晶シリ
コンＷＸＫて埋設し、次いで平担化し、シリコン教化膜
２０に除去した後、残存シリコン窒化膜１３をマスクと
して、基板表面及び多結晶７リコン膜１７表伽を寂化し
、シリコン酸化［１８を約α６μｍ（Ｄ膜厚で形成する
。しかるとき薄い酸化膜対応領域１９ａは薄くならず多
結晶シリコン膜上の酸化膜とｔｌぼ同一厚さである。
コンＷＸＫて埋設し、次いで平担化し、シリコン教化膜
２０に除去した後、残存シリコン窒化膜１３をマスクと
して、基板表面及び多結晶７リコン膜１７表伽を寂化し
、シリコン酸化［１８を約α６μｍ（Ｄ膜厚で形成する
。しかるとき薄い酸化膜対応領域１９ａは薄くならず多
結晶シリコン膜上の酸化膜とｔｌぼ同一厚さである。
以上によＭｉｌ１図（ｄ）の本発明の構造が得られる。
以上詳細に説明したように、本発明は従来Ｏ選択酸化用
のマスク材である７リコン窒化−上Ｋ。
のマスク材である７リコン窒化−上Ｋ。
新たにシリコン絨化瞑層を形成し、このシリコン峡化属
、７リコン窒化膜及びシリコン基板を同一レジストによ
り食刻し、シリコン窒化膜パターンを形成した後、前記
シリコン酸化膜ｔＩ１１面エツチングし、そのシリ；ン
を化膜パターンと相似で小Ｉなる味化膜パターンを形成
することにある。これによシ形成した窒化膜パターン及
び酸化膜パターンをそれぞれ溝表面の選択酸化時のマス
クパターン及び多結晶シリコン膜表面の選択酸化時のマ
スクパターンとして使用する。この結果従来法における
多結晶７リコン膜上の酸化膜の薄−領域を無くすことが
可能となり、その結果絶縁特性の改善された素子分離領
域をもつ半導体装置が得られるＯ 〔発明の効果〕 以上説明し九とお）、本発明によれば、フォトプロセス
法機を増やすことなく、問題となる多結晶シリコン領域
上の酸化膜に薄ｉ領域を発生させることなく必要な領域
まで均一な厚−酸化膜全偏見た素子分離領域を有し、従
りて杷に特性の改善された半導体鉄重が得られる。
、７リコン窒化膜及びシリコン基板を同一レジストによ
り食刻し、シリコン窒化膜パターンを形成した後、前記
シリコン酸化膜ｔＩ１１面エツチングし、そのシリ；ン
を化膜パターンと相似で小Ｉなる味化膜パターンを形成
することにある。これによシ形成した窒化膜パターン及
び酸化膜パターンをそれぞれ溝表面の選択酸化時のマス
クパターン及び多結晶シリコン膜表面の選択酸化時のマ
スクパターンとして使用する。この結果従来法における
多結晶７リコン膜上の酸化膜の薄−領域を無くすことが
可能となり、その結果絶縁特性の改善された素子分離領
域をもつ半導体装置が得られるＯ 〔発明の効果〕 以上説明し九とお）、本発明によれば、フォトプロセス
法機を増やすことなく、問題となる多結晶シリコン領域
上の酸化膜に薄ｉ領域を発生させることなく必要な領域
まで均一な厚−酸化膜全偏見た素子分離領域を有し、従
りて杷に特性の改善された半導体鉄重が得られる。
第１図（１）〜（ｄ）は本発明の一実施例を説明するた
めに工程類に示した断面図、第２図（１）〜（ｄ）は従
来の埋設多結晶シリコン膜による素子分離領域を有する
半導体装置及びその製造方法を説明するために工程臘に
示した断面図である。 １１・・・・・・シリコン半導体基板、１２．１６，１
８゜２０・・・・・・シリコン酸化膜、１３・・・・・
・シリコン窒化膜、１４・・・・・・フォトレジスト、
１５・・・・・・シリコン簿、１７・・・・・・多結晶
シリコン膜、１９・・・・・・薄−酸化膜領域、１９ａ
・・−・・・薄Ｖｈ鍍化膜対応領域。 葛 ｌ 図 賂 ２凶
めに工程類に示した断面図、第２図（１）〜（ｄ）は従
来の埋設多結晶シリコン膜による素子分離領域を有する
半導体装置及びその製造方法を説明するために工程臘に
示した断面図である。 １１・・・・・・シリコン半導体基板、１２．１６，１
８゜２０・・・・・・シリコン酸化膜、１３・・・・・
・シリコン窒化膜、１４・・・・・・フォトレジスト、
１５・・・・・・シリコン簿、１７・・・・・・多結晶
シリコン膜、１９・・・・・・薄−酸化膜領域、１９ａ
・・−・・・薄Ｖｈ鍍化膜対応領域。 葛 ｌ 図 賂 ２凶
Claims (2)
- （１）半導体基板内に埋設された多結晶シリコン領域と
、該多結晶シリコン領域の全周囲を取囲んで形成された
シリコン酸化膜とを有し、半導体基板表面に形成された
該シリコン酸化膜部分は前記多結晶シリコン側壁のシリ
コン酸化膜より外方向に一定距離だけ多結晶シリコン領
域と相似的に伸びた形を有していることを特徴とする半
導体装置。 - （２）シリコン半導体基板表面にシリコン酸化膜、シリ
コン窒化膜、及びシリコン酸化膜の三重膜を形成する工
程と、該三重膜上にフォトレジストパターンを形成する
工程と、該レジストをマスクとして前記三重膜を食刻し
除去した後再び前記フォトレジストをマスクとして露出
したシリコン基板表面を食刻し孔又は溝を設ける工程と
、その後再び前記レジストをマスクとして前記シリコン
酸化膜を食刻する工程と、前記孔又は溝の表面にシリコ
ン酸化膜を形成する工程と、シリコン酸化膜をマスクと
してシリコン窒化膜を食刻する工程と、前記孔又は溝を
多結晶シリコンにより埋設する工程と、残存シリコン窒
化膜をマスクとして基板表面及び多結晶シリコン表面を
酸化する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27734584A JPS61154144A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27734584A JPS61154144A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154144A true JPS61154144A (ja) | 1986-07-12 |
Family
ID=17582228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27734584A Pending JPS61154144A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154144A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| US5236861A (en) * | 1991-08-16 | 1993-08-17 | Sony Corporation | Manufacturing method of metal-insulator-semiconductor device using trench isolation technique |
| US5254491A (en) * | 1991-09-23 | 1993-10-19 | Motorola, Inc. | Method of making a semiconductor device having improved frequency response |
| US5436190A (en) * | 1994-11-23 | 1995-07-25 | United Microelectronics Corporation | Method for fabricating semiconductor device isolation using double oxide spacers |
| US5578518A (en) * | 1993-12-20 | 1996-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a trench isolation having round corners |
| US5877065A (en) * | 1991-11-15 | 1999-03-02 | Analog Devices Incorporated | Process for fabricating insulation-filled deep trenches in semiconductor substrates |
| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
-
1984
- 1984-12-27 JP JP27734584A patent/JPS61154144A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| US5236861A (en) * | 1991-08-16 | 1993-08-17 | Sony Corporation | Manufacturing method of metal-insulator-semiconductor device using trench isolation technique |
| US5254491A (en) * | 1991-09-23 | 1993-10-19 | Motorola, Inc. | Method of making a semiconductor device having improved frequency response |
| US5877065A (en) * | 1991-11-15 | 1999-03-02 | Analog Devices Incorporated | Process for fabricating insulation-filled deep trenches in semiconductor substrates |
| US5578518A (en) * | 1993-12-20 | 1996-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a trench isolation having round corners |
| US5436190A (en) * | 1994-11-23 | 1995-07-25 | United Microelectronics Corporation | Method for fabricating semiconductor device isolation using double oxide spacers |
| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047117A (en) | Method of forming a narrow self-aligned, annular opening in a masking layer | |
| US5470782A (en) | Method for manufacturing an integrated circuit arrangement | |
| JPS61154144A (ja) | 半導体装置及びその製造方法 | |
| JPH1145874A (ja) | 半導体装置の製造方法 | |
| JPS61214446A (ja) | 半導体装置の製造方法 | |
| JPS6242382B2 (ja) | ||
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JPH05267448A (ja) | 半導体装置の素子分離方法 | |
| JP2748465B2 (ja) | 半導体装置の製造方法 | |
| JPS61119056A (ja) | 半導体装置の製造方法 | |
| KR100265177B1 (ko) | 반도체소자분리방법 | |
| JPH01235245A (ja) | 半導体装置 | |
| JPH05206263A (ja) | 半導体装置の製造方法 | |
| US5971768A (en) | Methods of fabricating integrated circuit trench isolation regions | |
| JPS59177940A (ja) | 素子分離領域の製造方法 | |
| JP3079530B2 (ja) | 半導体装置 | |
| JPH0613459A (ja) | 素子分離方法及び半導体装置 | |
| JPH065742B2 (ja) | 半導体装置の製造方法 | |
| JPS58147042A (ja) | 半導体装置の製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPS61287233A (ja) | 半導体装置の製造方法 | |
| JPS6398131A (ja) | 半導体装置の製造方法 | |
| JPH06283597A (ja) | 半導体装置の製造方法 | |
| JPS61159749A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61196549A (ja) | 半導体集積回路装置の製造方法 |