JPS61154144A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61154144A JPS61154144A JP27734584A JP27734584A JPS61154144A JP S61154144 A JPS61154144 A JP S61154144A JP 27734584 A JP27734584 A JP 27734584A JP 27734584 A JP27734584 A JP 27734584A JP S61154144 A JPS61154144 A JP S61154144A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔腫東上の利用分野〕
本発明は半導体装置及びその製造方法に関し、特に埋設
多結晶シリコン膜にて素子分離を行った半導体装置及び
その製造方法に関する。
多結晶シリコン膜にて素子分離を行った半導体装置及び
その製造方法に関する。
従来、素子分離を多結晶シリコン膜にて形成する製造方
法としてはR,D、Rumg等がIEDM(Inter
nationaI Electron Devices
Meeting)82の237頁以呻に発表されて−
る方法が主としして用Vaられて−る。この製法の要点
は、シリコン基板上にシリコン酸化膜とシリコン窒化膜
の三重膜を形成し、この二m膜の上にシリコン溝形成の
マスク材としてCVD法によるシリコン酸化膜又ハレジ
スト編のパターンを形成し、前記マスク材を用−て二m
腰及びシリコン基板を食刻し構を形成し、久−で膜表面
にシリコン欧化膜を形成し、溝を多結晶シリコン膜によ
シ埋設し平担化し、その多結晶シリコン膜表面を酸化す
ると−う工程からなっている。
法としてはR,D、Rumg等がIEDM(Inter
nationaI Electron Devices
Meeting)82の237頁以呻に発表されて−
る方法が主としして用Vaられて−る。この製法の要点
は、シリコン基板上にシリコン酸化膜とシリコン窒化膜
の三重膜を形成し、この二m膜の上にシリコン溝形成の
マスク材としてCVD法によるシリコン酸化膜又ハレジ
スト編のパターンを形成し、前記マスク材を用−て二m
腰及びシリコン基板を食刻し構を形成し、久−で膜表面
にシリコン欧化膜を形成し、溝を多結晶シリコン膜によ
シ埋設し平担化し、その多結晶シリコン膜表面を酸化す
ると−う工程からなっている。
なお、第2図(a)〜(d)を用いて従来の埋設多結晶
7リコン編による素子分離構造並びにその製造方法を説
明する。第2図(1)は半導体基板11上にシリコン叡
化膜12.シリコン窒化膜13t−形成した後に、フォ
トレジストパターン14を形成し、フォトレジストパタ
ーン14tマスクトシて、シリコン窒化膜13.シリコ
ン欧化膜12およびシリコン基板11を順次食刻し、溝
15を形成したものである。次に第2図(b)に示すよ
うに、フォトレジストを除去し、溝表面に酸化してシリ
コン欧化膜を形成する。次に、第2図(C)に示すよう
に、害を多結晶シリコン膜17にて埋設し平担化する。
7リコン編による素子分離構造並びにその製造方法を説
明する。第2図(1)は半導体基板11上にシリコン叡
化膜12.シリコン窒化膜13t−形成した後に、フォ
トレジストパターン14を形成し、フォトレジストパタ
ーン14tマスクトシて、シリコン窒化膜13.シリコ
ン欧化膜12およびシリコン基板11を順次食刻し、溝
15を形成したものである。次に第2図(b)に示すよ
うに、フォトレジストを除去し、溝表面に酸化してシリ
コン欧化膜を形成する。次に、第2図(C)に示すよう
に、害を多結晶シリコン膜17にて埋設し平担化する。
次に、第1図(d)に示すように、シリコン窒化膜13
をマスクとして多結晶ンリコン腰衣面II−選択故化し
てシリコン欧化膜18を形成する。
をマスクとして多結晶ンリコン腰衣面II−選択故化し
てシリコン欧化膜18を形成する。
しかるときは埋設多結晶シリコン膜の全周が酸化膜で横
われ次素子分離領域が完成する。
われ次素子分離領域が完成する。
上述した埋設多結晶シリコン膜による素子分離方法はシ
リコン簿表面を選択的に酸化する時に使用した激化マス
ク材のシリコン窒化膜を再びIIを埋設した多結晶シリ
コン膜の表面を選択的に欧化する時に使用して−る。そ
のために、これら2回の選択酸化によ多形成された酸化
膜のりなざ目は、選択酸化によるバーズヘッド(bir
d he@d)がつながった形とな9、他所よりも大輪
に欧化膜厚が薄−形となりて−る。この結果、この薄%
1−@化膜の領域を通して、絶縁分離用の多結晶シリコ
ン膜中に電荷の注入が起こり、分@*城下の基板表面に
反転層が形成され、絶縁特性が劣化すると−う欠点t″
Mして−る。
リコン簿表面を選択的に酸化する時に使用した激化マス
ク材のシリコン窒化膜を再びIIを埋設した多結晶シリ
コン膜の表面を選択的に欧化する時に使用して−る。そ
のために、これら2回の選択酸化によ多形成された酸化
膜のりなざ目は、選択酸化によるバーズヘッド(bir
d he@d)がつながった形とな9、他所よりも大輪
に欧化膜厚が薄−形となりて−る。この結果、この薄%
1−@化膜の領域を通して、絶縁分離用の多結晶シリコ
ン膜中に電荷の注入が起こり、分@*城下の基板表面に
反転層が形成され、絶縁特性が劣化すると−う欠点t″
Mして−る。
この対策として溝を多結晶シリコン属にて埋設し、平担
化した後にフォトプロセスを設は選択酸化のマスク材で
あるシリコン窒化膜を部分的に除去した彼に旙出した基
板表面及び多結晶腰衣−を選択的に酸化する方法が提案
されてlzaるが、この方法を用−るとフォトプロセス
工程を余分に行う為に工程が長くなること、及びマスク
合わせマージンが必要とな)分離領域が広くなることお
よび部分的に除去した部分とバーズへ、ラドの211!
!所に弱い部分が形成され均一な酸化膜が形成されにく
V為とりう欠点がある。
化した後にフォトプロセスを設は選択酸化のマスク材で
あるシリコン窒化膜を部分的に除去した彼に旙出した基
板表面及び多結晶腰衣−を選択的に酸化する方法が提案
されてlzaるが、この方法を用−るとフォトプロセス
工程を余分に行う為に工程が長くなること、及びマスク
合わせマージンが必要とな)分離領域が広くなることお
よび部分的に除去した部分とバーズへ、ラドの211!
!所に弱い部分が形成され均一な酸化膜が形成されにく
V為とりう欠点がある。
従って本発明は、上記欠点に対地してなされ九もので、
7オトプaセス工程を増やすことなく、問題となる酸化
膜の薄い領域を除き必要領域まで均一な酸化[を備えた
素子分IIk領域を有する半導体装置及び七のam方法
を提供することを目的とする。
7オトプaセス工程を増やすことなく、問題となる酸化
膜の薄い領域を除き必要領域まで均一な酸化[を備えた
素子分IIk領域を有する半導体装置及び七のam方法
を提供することを目的とする。
本発明の第1の発明の半導体装rt専委遭7畜は、半導
体基板内に埋設された多結晶シリコン領域と、該多結晶
シリコン領域の全周囲を取囲んで形成されたシリコン廐
化編とを令し、半導体基板表面く形成された該シリコン
酸化膜部分は前記多結晶シリコン側壁のシリコン酸化膜
よシ外方向に一定距離だけ多結晶シリコン領域と相似的
に伸びた形を有することによル構成される。
体基板内に埋設された多結晶シリコン領域と、該多結晶
シリコン領域の全周囲を取囲んで形成されたシリコン廐
化編とを令し、半導体基板表面く形成された該シリコン
酸化膜部分は前記多結晶シリコン側壁のシリコン酸化膜
よシ外方向に一定距離だけ多結晶シリコン領域と相似的
に伸びた形を有することによル構成される。
また、本発明の第2の発明の半導体装置の製造方法は、
シリコン半導体基板表面にシリコン酸化11!に、シリ
コン窒化膜、及びシリコン酸化膜の三重膜を形成する工
程と、該三N編上にフォトレジストパターンを形成する
工程と、該レジストをマスクとして前記三重膜を食刻し
除去した後再び前記7オトレジストマスクとして露出し
たシリコン基板表面を食刻し孔又は害を設ける工程と、
その後再びIii記レジストをマスクとして前記シリコ
ン欧化膜を食刻する工程と、前記孔又は溝の表面にシリ
コン欧化膜を形成する工程と、7リコン酸化膜をマスク
としてシリコン窒化膜を食刻する工程と、前記孔又は溝
を多結晶シリコンによシ埋設する工程と、残存シリコン
窒化膜をマスクとして基板表面及び多結晶シリコン表面
を酸化する工程とを含んで11成される◎ 〔実施例〕 以下、本発明の実施例につめて、図面を参照して説明す
る。第1図(−〜(d)は本発明の一実施例を説明する
ために工1!順に示した断面図である。本発明の一実施
例は次の工程により製造することができる。
シリコン半導体基板表面にシリコン酸化11!に、シリ
コン窒化膜、及びシリコン酸化膜の三重膜を形成する工
程と、該三N編上にフォトレジストパターンを形成する
工程と、該レジストをマスクとして前記三重膜を食刻し
除去した後再び前記7オトレジストマスクとして露出し
たシリコン基板表面を食刻し孔又は害を設ける工程と、
その後再びIii記レジストをマスクとして前記シリコ
ン欧化膜を食刻する工程と、前記孔又は溝の表面にシリ
コン欧化膜を形成する工程と、7リコン酸化膜をマスク
としてシリコン窒化膜を食刻する工程と、前記孔又は溝
を多結晶シリコンによシ埋設する工程と、残存シリコン
窒化膜をマスクとして基板表面及び多結晶シリコン表面
を酸化する工程とを含んで11成される◎ 〔実施例〕 以下、本発明の実施例につめて、図面を参照して説明す
る。第1図(−〜(d)は本発明の一実施例を説明する
ために工1!順に示した断面図である。本発明の一実施
例は次の工程により製造することができる。
まず、第1図(a)は、シリコン半導体基板11上に熱
酸化にLプ約500人の膜厚の酸化膜12を形成し、仄
にシリコン窒化膜13をCVD@によプ約1100人の
膜厚で形成し、次−でその上KCVD法によプ約200
0人O膜厚のシリコン酸化膜20を形成した後、フォト
プロセス法によシレジストハターン14を形成し、この
レジストパターン14’fi−マスクとして順次シリコ
ン酸化膜20゜シリコン窒化膜13.シリコン酸化j[
12及びシリコン基板11tRIE法によシ食刻し、溝
15金約4μmo深さで形成したものを示してiる。
酸化にLプ約500人の膜厚の酸化膜12を形成し、仄
にシリコン窒化膜13をCVD@によプ約1100人の
膜厚で形成し、次−でその上KCVD法によプ約200
0人O膜厚のシリコン酸化膜20を形成した後、フォト
プロセス法によシレジストハターン14を形成し、この
レジストパターン14’fi−マスクとして順次シリコ
ン酸化膜20゜シリコン窒化膜13.シリコン酸化j[
12及びシリコン基板11tRIE法によシ食刻し、溝
15金約4μmo深さで形成したものを示してiる。
次に、纂1図(b)に下すように、レジスト膜14tマ
スクとしてシリコン教化膜2(1食刻し、約α5μm
O41I&で側面エッチする。
スクとしてシリコン教化膜2(1食刻し、約α5μm
O41I&で側面エッチする。
次に%I!1図(C)に示すように、レジストを除去し
、シリコン窒化膜13をマスクとして溝表面を選択的に
改化し、シリコン鈑化膜16t−約α2μmの膜厚で形
成する。次−でシリコン酸化[16−。
、シリコン窒化膜13をマスクとして溝表面を選択的に
改化し、シリコン鈑化膜16t−約α2μmの膜厚で形
成する。次−でシリコン酸化[16−。
20f:マスクとしてシリコン窒化ml at一部分的
に食刻する。
に食刻する。
久に、帛1図(d)に示すように、溝15を多結晶シリ
コンWXKて埋設し、次いで平担化し、シリコン教化膜
20に除去した後、残存シリコン窒化膜13をマスクと
して、基板表面及び多結晶7リコン膜17表伽を寂化し
、シリコン酸化[18を約α6μm(D膜厚で形成する
。しかるとき薄い酸化膜対応領域19aは薄くならず多
結晶シリコン膜上の酸化膜とtlぼ同一厚さである。
コンWXKて埋設し、次いで平担化し、シリコン教化膜
20に除去した後、残存シリコン窒化膜13をマスクと
して、基板表面及び多結晶7リコン膜17表伽を寂化し
、シリコン酸化[18を約α6μm(D膜厚で形成する
。しかるとき薄い酸化膜対応領域19aは薄くならず多
結晶シリコン膜上の酸化膜とtlぼ同一厚さである。
以上によMil1図(d)の本発明の構造が得られる。
以上詳細に説明したように、本発明は従来O選択酸化用
のマスク材である7リコン窒化−上K。
のマスク材である7リコン窒化−上K。
新たにシリコン絨化瞑層を形成し、このシリコン峡化属
、7リコン窒化膜及びシリコン基板を同一レジストによ
り食刻し、シリコン窒化膜パターンを形成した後、前記
シリコン酸化膜tI11面エツチングし、そのシリ;ン
を化膜パターンと相似で小Iなる味化膜パターンを形成
することにある。これによシ形成した窒化膜パターン及
び酸化膜パターンをそれぞれ溝表面の選択酸化時のマス
クパターン及び多結晶シリコン膜表面の選択酸化時のマ
スクパターンとして使用する。この結果従来法における
多結晶7リコン膜上の酸化膜の薄−領域を無くすことが
可能となり、その結果絶縁特性の改善された素子分離領
域をもつ半導体装置が得られるO 〔発明の効果〕 以上説明し九とお)、本発明によれば、フォトプロセス
法機を増やすことなく、問題となる多結晶シリコン領域
上の酸化膜に薄i領域を発生させることなく必要な領域
まで均一な厚−酸化膜全偏見た素子分離領域を有し、従
りて杷に特性の改善された半導体鉄重が得られる。
、7リコン窒化膜及びシリコン基板を同一レジストによ
り食刻し、シリコン窒化膜パターンを形成した後、前記
シリコン酸化膜tI11面エツチングし、そのシリ;ン
を化膜パターンと相似で小Iなる味化膜パターンを形成
することにある。これによシ形成した窒化膜パターン及
び酸化膜パターンをそれぞれ溝表面の選択酸化時のマス
クパターン及び多結晶シリコン膜表面の選択酸化時のマ
スクパターンとして使用する。この結果従来法における
多結晶7リコン膜上の酸化膜の薄−領域を無くすことが
可能となり、その結果絶縁特性の改善された素子分離領
域をもつ半導体装置が得られるO 〔発明の効果〕 以上説明し九とお)、本発明によれば、フォトプロセス
法機を増やすことなく、問題となる多結晶シリコン領域
上の酸化膜に薄i領域を発生させることなく必要な領域
まで均一な厚−酸化膜全偏見た素子分離領域を有し、従
りて杷に特性の改善された半導体鉄重が得られる。
第1図(1)〜(d)は本発明の一実施例を説明するた
めに工程類に示した断面図、第2図(1)〜(d)は従
来の埋設多結晶シリコン膜による素子分離領域を有する
半導体装置及びその製造方法を説明するために工程臘に
示した断面図である。 11・・・・・・シリコン半導体基板、12.16,1
8゜20・・・・・・シリコン酸化膜、13・・・・・
・シリコン窒化膜、14・・・・・・フォトレジスト、
15・・・・・・シリコン簿、17・・・・・・多結晶
シリコン膜、19・・・・・・薄−酸化膜領域、19a
・・−・・・薄Vh鍍化膜対応領域。 葛 l 図 賂 2凶
めに工程類に示した断面図、第2図(1)〜(d)は従
来の埋設多結晶シリコン膜による素子分離領域を有する
半導体装置及びその製造方法を説明するために工程臘に
示した断面図である。 11・・・・・・シリコン半導体基板、12.16,1
8゜20・・・・・・シリコン酸化膜、13・・・・・
・シリコン窒化膜、14・・・・・・フォトレジスト、
15・・・・・・シリコン簿、17・・・・・・多結晶
シリコン膜、19・・・・・・薄−酸化膜領域、19a
・・−・・・薄Vh鍍化膜対応領域。 葛 l 図 賂 2凶
Claims (2)
- (1)半導体基板内に埋設された多結晶シリコン領域と
、該多結晶シリコン領域の全周囲を取囲んで形成された
シリコン酸化膜とを有し、半導体基板表面に形成された
該シリコン酸化膜部分は前記多結晶シリコン側壁のシリ
コン酸化膜より外方向に一定距離だけ多結晶シリコン領
域と相似的に伸びた形を有していることを特徴とする半
導体装置。 - (2)シリコン半導体基板表面にシリコン酸化膜、シリ
コン窒化膜、及びシリコン酸化膜の三重膜を形成する工
程と、該三重膜上にフォトレジストパターンを形成する
工程と、該レジストをマスクとして前記三重膜を食刻し
除去した後再び前記フォトレジストをマスクとして露出
したシリコン基板表面を食刻し孔又は溝を設ける工程と
、その後再び前記レジストをマスクとして前記シリコン
酸化膜を食刻する工程と、前記孔又は溝の表面にシリコ
ン酸化膜を形成する工程と、シリコン酸化膜をマスクと
してシリコン窒化膜を食刻する工程と、前記孔又は溝を
多結晶シリコンにより埋設する工程と、残存シリコン窒
化膜をマスクとして基板表面及び多結晶シリコン表面を
酸化する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27734584A JPS61154144A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27734584A JPS61154144A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61154144A true JPS61154144A (ja) | 1986-07-12 |
Family
ID=17582228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27734584A Pending JPS61154144A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61154144A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
US5236861A (en) * | 1991-08-16 | 1993-08-17 | Sony Corporation | Manufacturing method of metal-insulator-semiconductor device using trench isolation technique |
US5254491A (en) * | 1991-09-23 | 1993-10-19 | Motorola, Inc. | Method of making a semiconductor device having improved frequency response |
US5436190A (en) * | 1994-11-23 | 1995-07-25 | United Microelectronics Corporation | Method for fabricating semiconductor device isolation using double oxide spacers |
US5578518A (en) * | 1993-12-20 | 1996-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a trench isolation having round corners |
US5877065A (en) * | 1991-11-15 | 1999-03-02 | Analog Devices Incorporated | Process for fabricating insulation-filled deep trenches in semiconductor substrates |
EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
-
1984
- 1984-12-27 JP JP27734584A patent/JPS61154144A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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