JPS61153619A - 薄膜トランジスタ− - Google Patents
薄膜トランジスタ−Info
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- JPS61153619A JPS61153619A JP59274071A JP27407184A JPS61153619A JP S61153619 A JPS61153619 A JP S61153619A JP 59274071 A JP59274071 A JP 59274071A JP 27407184 A JP27407184 A JP 27407184A JP S61153619 A JPS61153619 A JP S61153619A
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- Japan
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- transistor
- electrode
- thin film
- source
- drain electrode
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- Pending
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は表示素子のスインチング素子として用いられる
薄膜トランジスターに関するものである。
薄膜トランジスターに関するものである。
[従来の技術]
最近、OA機器端末や平面テレビ等薄形ディスプレイ開
発の要求が強くなっており、そのひとつとして、行列状
に電極を配置した液晶表示装置において、電極の交差部
分に能動素子を配置し、液晶の駆軌j行う、アクティブ
マトリックス方式が、盛んに研究されている。第10図
はアクティブマトリックスの代表的な等価回路図である
。 (20)は液晶層であり、(21)は液晶層に印
加される電圧を保持するためのコンデンサーである。但
し、コンデンサー(21)は省略されることもある。
(22)は液晶層を駆動する電圧を制御するためのスイ
ッチングトランジスタである* x、、 X2.X3.
・・・はスイッチングトランジスタ(22)ゲートを制
御する選択信号線、YI+Y2.Y3.・・・は液晶を
駆動するのに必要な電圧を印加するためのデータ線であ
り、線順次で駆動される。
発の要求が強くなっており、そのひとつとして、行列状
に電極を配置した液晶表示装置において、電極の交差部
分に能動素子を配置し、液晶の駆軌j行う、アクティブ
マトリックス方式が、盛んに研究されている。第10図
はアクティブマトリックスの代表的な等価回路図である
。 (20)は液晶層であり、(21)は液晶層に印
加される電圧を保持するためのコンデンサーである。但
し、コンデンサー(21)は省略されることもある。
(22)は液晶層を駆動する電圧を制御するためのスイ
ッチングトランジスタである* x、、 X2.X3.
・・・はスイッチングトランジスタ(22)ゲートを制
御する選択信号線、YI+Y2.Y3.・・・は液晶を
駆動するのに必要な電圧を印加するためのデータ線であ
り、線順次で駆動される。
一方、スイッチングトランジスタとして用いる薄膜トラ
ンジスタの構造は、半導体層、ゲート電極、ソース電極
、ドレイン電極の位置関係に従って、コプレーナ型構造
、スタガー型構造などに分類される。第2図はコプレー
ナ型、第11図はスタガー型の薄膜トランジスタの断面
図、第12図はその平面図をそれぞれ示している0図中
で同一の番号でムた部分は、同一の薄膜トランジスタ構
成要素を示している。(1)は石英、ガラスなどの絶縁
性基板であり、この上に薄膜トランジスタが形成される
。(2)は半導体層であり、ポリシリコン、アモルファ
スシリコン、Cd5a等が用いられる。 (4)、 (
5)はそれぞれソース電極、ドレイン電極であり1通常
AI等で配線される。(8)はゲート絶縁膜であり。
ンジスタの構造は、半導体層、ゲート電極、ソース電極
、ドレイン電極の位置関係に従って、コプレーナ型構造
、スタガー型構造などに分類される。第2図はコプレー
ナ型、第11図はスタガー型の薄膜トランジスタの断面
図、第12図はその平面図をそれぞれ示している0図中
で同一の番号でムた部分は、同一の薄膜トランジスタ構
成要素を示している。(1)は石英、ガラスなどの絶縁
性基板であり、この上に薄膜トランジスタが形成される
。(2)は半導体層であり、ポリシリコン、アモルファ
スシリコン、Cd5a等が用いられる。 (4)、 (
5)はそれぞれソース電極、ドレイン電極であり1通常
AI等で配線される。(8)はゲート絶縁膜であり。
5i02. Si3N4等で形成される。(9)はゲー
ト電極であり、AI、Or等で配線される。 (23)
は保護膜であり(lO)はコンタクトホールである。
(11)は透明導電膜から成る表示画素電極である。
ト電極であり、AI、Or等で配線される。 (23)
は保護膜であり(lO)はコンタクトホールである。
(11)は透明導電膜から成る表示画素電極である。
以上のような構造を有する薄膜トランジスタを、各画素
に対応して配置することにより、従来のドツトマトリッ
クス方式等によるパネルと比べて、より優れた画質の高
密度表示を得ることが出来る。
に対応して配置することにより、従来のドツトマトリッ
クス方式等によるパネルと比べて、より優れた画質の高
密度表示を得ることが出来る。
[発明の解決しようとする問題点]
この様に、薄膜トランジスターを用いる事により、視認
性の良い高密度液晶表示が可能となるが、1画素に1個
の割で薄咬ト九ノしスターが必要な為、例えば600行
200列の表示を作る為には12万個の薄膜トランジス
ターを一枚の基板内に作り込む必要があり、数多くのト
ランジスターを無欠陥で作る事は非常に困難な事である
。
性の良い高密度液晶表示が可能となるが、1画素に1個
の割で薄咬ト九ノしスターが必要な為、例えば600行
200列の表示を作る為には12万個の薄膜トランジス
ターを一枚の基板内に作り込む必要があり、数多くのト
ランジスターを無欠陥で作る事は非常に困難な事である
。
トランジスター不良の欠陥の種類としては、ゲートやソ
ース断線、ゲート・ソース間短絡。
ース断線、ゲート・ソース間短絡。
ゲート・ドレイン間短絡、トランジスター特性不良等が
ある。
ある。
ゲート及びソース断線は工程中のスクラッチ傷やクロス
オーバ一部のステップカバレッジ性不良の為に発生する
もので、液晶セルにした場合非点灯線欠陥となるが、断
線ラインの両端のリード取出し電極を接続する様な修復
により表示上欠陥のない様にする事は可能である。
オーバ一部のステップカバレッジ性不良の為に発生する
もので、液晶セルにした場合非点灯線欠陥となるが、断
線ラインの両端のリード取出し電極を接続する様な修復
により表示上欠陥のない様にする事は可能である。
一方ゲート・ソース間短絡は絶縁膜中の塵等の原因によ
り発生するが、この短絡がある場合はソース信号がたえ
ず短絡点を通じてゲートラインに逃げる為、そのゲート
には常に電圧がかかる−6なり点灯線欠陥となる。又ゲ
ート・ドレイン間短絡も同様の原因で発生するが、短絡
点を通じてゲート電圧がソース信号に係わらずドレイン
に印加される為常に点灯する点欠陥となる。又トランジ
スター特性が不良でゲート電圧が印加されても充分な電
流が流れない場合は、ソース信号電圧が印加されず選択
時に非点灯欠陥となる。
り発生するが、この短絡がある場合はソース信号がたえ
ず短絡点を通じてゲートラインに逃げる為、そのゲート
には常に電圧がかかる−6なり点灯線欠陥となる。又ゲ
ート・ドレイン間短絡も同様の原因で発生するが、短絡
点を通じてゲート電圧がソース信号に係わらずドレイン
に印加される為常に点灯する点欠陥となる。又トランジ
スター特性が不良でゲート電圧が印加されても充分な電
流が流れない場合は、ソース信号電圧が印加されず選択
時に非点灯欠陥となる。
以上の様な欠陥の数はプロセス管理によって異なるが、
表示としては線欠陥は一本も許されず、点欠陥としても
0.01%以下にする必要があるが、現状としては20
0本以上のラインを持つ基板中にはθ〜数本のライン欠
陥や数個の点欠陥が含まれる事が多く、セルの歩留が低
く、アクティブマトリックスの実用化を妨げる主な問題
点となっていた。
表示としては線欠陥は一本も許されず、点欠陥としても
0.01%以下にする必要があるが、現状としては20
0本以上のラインを持つ基板中にはθ〜数本のライン欠
陥や数個の点欠陥が含まれる事が多く、セルの歩留が低
く、アクティブマトリックスの実用化を妨げる主な問題
点となっていた。
c問題点を解決するための手段]
本発明は1、前述の問題点を解決すべくなされたもので
あり、1画素当り複数個のトランジスターを設け、かつ
第1のトランジスターのドレイン電極のみτj示主電極
接続させた事を特徴とする薄膜トランジスターを提供す
るものである。
あり、1画素当り複数個のトランジスターを設け、かつ
第1のトランジスターのドレイン電極のみτj示主電極
接続させた事を特徴とする薄膜トランジスターを提供す
るものである。
本発明者が数多くの薄膜トランジスター基板を作成した
結果、種々の欠陥の発生する場所はランダムであり、近
接した薄膜トランジスターが欠陥となる確立は極めて低
い事が判明した。
結果、種々の欠陥の発生する場所はランダムであり、近
接した薄膜トランジスターが欠陥となる確立は極めて低
い事が判明した。
かかる事実にかんがみ本発明者は薄膜トランジスター基
板の歩留を向上させる方法を提案するものである。
板の歩留を向上させる方法を提案するものである。
即ち一つの画素に対して複数のトランジスターを設ける
事により第1のトランジスターに欠陥がある場合は欠陥
部分を削除して第2のトランジスターを用いる事が出来
る様に接続し、隣のライン信号を表示する事により線欠
陥、点欠陥をなくしてアクティブマトリックス基板の歩
留を向上する事を可能にするものである。この場合ドツ
ト数が多い場合隣の画素と同じ表示であっても見分けが
つきにくく表示品質を保つ事は可能である。もちろんソ
ース電極、ゲート電極を夫々同一のライと層らとればこ
のような問題も生じない。
事により第1のトランジスターに欠陥がある場合は欠陥
部分を削除して第2のトランジスターを用いる事が出来
る様に接続し、隣のライン信号を表示する事により線欠
陥、点欠陥をなくしてアクティブマトリックス基板の歩
留を向上する事を可能にするものである。この場合ドツ
ト数が多い場合隣の画素と同じ表示であっても見分けが
つきにくく表示品質を保つ事は可能である。もちろんソ
ース電極、ゲート電極を夫々同一のライと層らとればこ
のような問題も生じない。
以下に第1図を参照しながら説明する。
まず透明な絶縁基板(1)(図示せず)の上に半導体層
を製膜後1画素当り2個の割で所定の形状にバターニン
グして半導体層(2)とする。
を製膜後1画素当り2個の割で所定の形状にバターニン
グして半導体層(2)とする。
次にソースバスライン、ソース電極、ドレイン電極用の
金属を製膜し、所定の形状にパターニングしてソースバ
スライン(3)、ソース電極(4)、ドレイン電極(5
)を形成する。
金属を製膜し、所定の形状にパターニングしてソースバ
スライン(3)、ソース電極(4)、ドレイン電極(5
)を形成する。
この際ソースバスラインの左右にソース電極、ドレイン
電極を2組づつ設け、n番目のソースバスラインの右側
にある第1のトランジスター(6)と、A+1番目のソ
ースバスラインの左側にある第2のトランジスター(7
)が一つの表示電極の為に設けられる様にする0次にゲ
ート絶縁膜(8)(図示せず)を形成後ゲートバスライ
ン用金属膜をコート後パターニングしてケートハスライ
ン(8)を設け、引き続いてドレイン電極上にコンタク
トホール(lO)を開けたi−: 後表示電極(11)を第1のトラン乞し−(6)のドレ
イン電極(5)とのみ接触させる形で形成する。
電極を2組づつ設け、n番目のソースバスラインの右側
にある第1のトランジスター(6)と、A+1番目のソ
ースバスラインの左側にある第2のトランジスター(7
)が一つの表示電極の為に設けられる様にする0次にゲ
ート絶縁膜(8)(図示せず)を形成後ゲートバスライ
ン用金属膜をコート後パターニングしてケートハスライ
ン(8)を設け、引き続いてドレイン電極上にコンタク
トホール(lO)を開けたi−: 後表示電極(11)を第1のトラン乞し−(6)のドレ
イン電極(5)とのみ接触させる形で形成する。
以上の説明はコープレーナー型薄膜トランジスターの形
成について説明したが、スタッガー型、インバーテッド
スタッガー型やEurodisp−lay ’84 P
roceedings p、252に示されている様な
簡素化プロセスの薄膜トランジスターにも応用出来、特
に薄膜トランジスターの構造に制限されるものではない
。
成について説明したが、スタッガー型、インバーテッド
スタッガー型やEurodisp−lay ’84 P
roceedings p、252に示されている様な
簡素化プロセスの薄膜トランジスターにも応用出来、特
に薄膜トランジスターの構造に制限されるものではない
。
又近年の研究では半導体としてa−9iを用いる場合が
多いが、CdSe 、 丁e等の半導体にも適用可能で
半導体の種類に制限されるものではない。
多いが、CdSe 、 丁e等の半導体にも適用可能で
半導体の種類に制限されるものではない。
第2図にコープレーナー構造薄膜トランジスターの断面
図を示すが各番号は第1図の説明と同様である。
図を示すが各番号は第1図の説明と同様である。
なお、この例では1画素当り2個のトランジスタを設け
たが3個以上としてもよいし、エレクトロクロミック表
示素子用のようにもともと1画素当り2個のトランジス
タを組み込むものについては表示画素に接続可能なトラ
ンジlJを2個以上設ける。即ちトランジスタの総数で
は3個以上となるようにしてもよい。
たが3個以上としてもよいし、エレクトロクロミック表
示素子用のようにもともと1画素当り2個のトランジス
タを組み込むものについては表示画素に接続可能なトラ
ンジlJを2個以上設ける。即ちトランジスタの総数で
は3個以上となるようにしてもよい。
又、この例ではゲートバスラインは共通のラインを使用
しているが、ソースバスラインは隣接のパスラインに接
続されている。これもこの2個のトランジスタが共通の
ゲートバスライン、ソースバスラインに接続するように
してもよい。
しているが、ソースバスラインは隣接のパスラインに接
続されている。これもこの2個のトランジスタが共通の
ゲートバスライン、ソースバスラインに接続するように
してもよい。
なお、この例のように2個のトランジスタを用いるとき
には、各画素のゲートバスラインの長さの半分ずつとし
て同じ大きさのトランジスタを2個形成しておけば、特
性上の差も出にくく好ましい。
には、各画素のゲートバスラインの長さの半分ずつとし
て同じ大きさのトランジスタを2個形成しておけば、特
性上の差も出にくく好ましい。
この場合一方のトランジスタのドレイン電極は表示電極
と接続され、他方は表示電極と分離されている。第1図
の如く表示電極の一部を切り欠き第2のトランジスター
(7)のドレイン電極と表示電極が接続されていないよ
うな構造としておくことにより容易に達成しうる。
と接続され、他方は表示電極と分離されている。第1図
の如く表示電極の一部を切り欠き第2のトランジスター
(7)のドレイン電極と表示電極が接続されていないよ
うな構造としておくことにより容易に達成しうる。
右ススとゲート間での短絡はソース電極又はゲートバス
ラインのエツジ部に存在する微細な塵によって発生する
事が多く、ソース・ゲート間短絡によるライン点灯欠陥
を非点灯点欠陥に直す為にはソース電極を根本から切断
する事が有効である。この根本からの切断という点では
2個のトランジスタのソース電極を隣接する別のソース
バスラインからとるようにしておけば極めて容易に切断
分離して、第2のトランジスタを生かすことができる。
ラインのエツジ部に存在する微細な塵によって発生する
事が多く、ソース・ゲート間短絡によるライン点灯欠陥
を非点灯点欠陥に直す為にはソース電極を根本から切断
する事が有効である。この根本からの切断という点では
2個のトランジスタのソース電極を隣接する別のソース
バスラインからとるようにしておけば極めて容易に切断
分離して、第2のトランジスタを生かすことができる。
この様な場合の為には第3図に示す通り、ゲートバスラ
インと重ならない場所を通る接続ライン(12)を介し
てソースバスライン(3)とソース電極(4)とを接続
する形にしておくと第3図(13)の様に切断加工がし
易くなる。
インと重ならない場所を通る接続ライン(12)を介し
てソースバスライン(3)とソース電極(4)とを接続
する形にしておくと第3図(13)の様に切断加工がし
易くなる。
又、ドレイン・ゲート間短絡も同様の原因で発生する事
があり、この場合の常時点灯点欠陥を直す為にはドレイ
ン電極と表示電極とを分離する為第4図(14)の様に
ドレイン電極の一部を切断したり、第5図(15)の様
に表示電極を切断すれば良しし」 以上の様にトランジスターの不良個所を切断した場合、
その画素には電気信号が全く入らず非点灯点欠陥となり
、表示品質を低下させる事になる。その為不良個所を切
断したトランジスターを持つ画素は第5図に示す様に隣
のソースバスラインに接続している第2のトランジスタ
ーと該画素の表示電極とを第5図(16)の様にvc続
する事により、隣の表示信号を受ける事が可能となり表
示品質は改善される。
があり、この場合の常時点灯点欠陥を直す為にはドレイ
ン電極と表示電極とを分離する為第4図(14)の様に
ドレイン電極の一部を切断したり、第5図(15)の様
に表示電極を切断すれば良しし」 以上の様にトランジスターの不良個所を切断した場合、
その画素には電気信号が全く入らず非点灯点欠陥となり
、表示品質を低下させる事になる。その為不良個所を切
断したトランジスターを持つ画素は第5図に示す様に隣
のソースバスラインに接続している第2のトランジスタ
ーと該画素の表示電極とを第5図(16)の様にvc続
する事により、隣の表示信号を受ける事が可能となり表
示品質は改善される。
以上述べた修復工程に於ける切断方法としてはレーザー
トリマーや、超音波カッターによる切断法等があるが何
ら方法には制限されるものではない、又第2のトランジ
スターのドレイン電極と表示電極の接続方法においても
微小な導体をディスペンサー等で付着させる方法、TP
T基板上に金やアルミをコートした硝子基板を対向させ
て配し、希望の寸法に絞り込んだレーザーをメタルコー
ト基板側から常圧又は減圧下で照射し、メタルをTPT
基板の希望の場所にコートさせるレーザニi−ト法等が
あるが方U、には特に制限されるものではない。
トリマーや、超音波カッターによる切断法等があるが何
ら方法には制限されるものではない、又第2のトランジ
スターのドレイン電極と表示電極の接続方法においても
微小な導体をディスペンサー等で付着させる方法、TP
T基板上に金やアルミをコートした硝子基板を対向させ
て配し、希望の寸法に絞り込んだレーザーをメタルコー
ト基板側から常圧又は減圧下で照射し、メタルをTPT
基板の希望の場所にコートさせるレーザニi−ト法等が
あるが方U、には特に制限されるものではない。
[作用]
アクティブデバイス基板作成後の検査に於て第1のトラ
ンジスターのソースOゲート間短絡が発見された場合、
ソース接続ラインを切断する事により短絡点を通じてソ
ースバスラインか、らゲートバスラインへの電位の流れ
が塞がれる。又第1トランジスターのゲート・ドレイン
間短絡が発見された場合、ドレイン電極又は表示電極又
は両方の電極を適当な場所で切断する事により短絡点を
通じてのゲートバスラインから表示電極への電位の流れ
を防止する事が出来る。
ンジスターのソースOゲート間短絡が発見された場合、
ソース接続ラインを切断する事により短絡点を通じてソ
ースバスラインか、らゲートバスラインへの電位の流れ
が塞がれる。又第1トランジスターのゲート・ドレイン
間短絡が発見された場合、ドレイン電極又は表示電極又
は両方の電極を適当な場所で切断する事により短絡点を
通じてのゲートバスラインから表示電極への電位の流れ
を防止する事が出来る。
次に該画素に対して設けられた第2のトランジスターの
ドレイン電極を該画素の表示電極と適当な方法で接続す
る事により該画素の隣のソース信号が該画素に供給され
、その結果隣の画素と同様な表示が行われる事になり、
点灯線欠陥、点灯点欠陥、非点灯点欠陥を防ぐ事が可能
となる。
ドレイン電極を該画素の表示電極と適当な方法で接続す
る事により該画素の隣のソース信号が該画素に供給され
、その結果隣の画素と同様な表示が行われる事になり、
点灯線欠陥、点灯点欠陥、非点灯点欠陥を防ぐ事が可能
となる。
[実施例]
次に本発明の方法による薄膜トランジスターの製造及び
修復の実施例を示す。
修復の実施例を示す。
実施例1
第3図に示すように、50mm角のガラス基板の上にコ
ープレーナー構造の薄膜トランジスターを作製した。ま
ず厚さ2000人のアモルファスシリコンをコート後1
画素当り2個パターニングし、それらの上に厚さ5QQ
Qへのドレイン電極(5) 、 ソースバスライン(
3) 、 ソース接続電極(12)、ソース電極(4
)をAIで配線した。次に厚さ2000人のS iON
膜をコート後ドレイン電極上にコンタクトホール(10
)をドライエツチングで開けた。続いてITO透明透明
膜導膜いて第1のトランジスターのドレイン電極のみに
接続した表示電極(11)を形成し、200X 200
画素の薄膜トランジスターを作成した。
ープレーナー構造の薄膜トランジスターを作製した。ま
ず厚さ2000人のアモルファスシリコンをコート後1
画素当り2個パターニングし、それらの上に厚さ5QQ
Qへのドレイン電極(5) 、 ソースバスライン(
3) 、 ソース接続電極(12)、ソース電極(4
)をAIで配線した。次に厚さ2000人のS iON
膜をコート後ドレイン電極上にコンタクトホール(10
)をドライエツチングで開けた。続いてITO透明透明
膜導膜いて第1のトランジスターのドレイン電極のみに
接続した表示電極(11)を形成し、200X 200
画素の薄膜トランジスターを作成した。
その後全数のトランジスターの検査を行ったところ、3
個所のソース・ゲート間短絡と、2個所のゲート・ドレ
イン間上り絡と4個+1jメ))ランシスター特性不良
が確認出来た。次にソース・ゲート間短絡しているトラ
ンジスターのソース接続ライン部分を第6図(13)の
如く、又ゲート・ドレイン間短絡及び特性不良のトラン
ジスターの表示電極部分をそれぞれ第5図(15)の様
にレーザートリマーにて溶断した。続いてレーザートリ
マーの照準を第2のトランジスターのドレイン電極の一
部と該画素の表示電極の一部にかかる形に定めた後、5
000人の金をコートした硝子基板を薄膜トランジスタ
基板上に金コート面を接する様に置いてレーザー照射〜
を行った。その結果第5図、第6図(16)に示される
様にレーザーの照射された部分の金が蒸発し薄膜トラン
ジスター基板に再付着する事により第2のトランジスタ
ーのドレイン電極と該画素の表示電極とを接続する事が
出来た。
個所のソース・ゲート間短絡と、2個所のゲート・ドレ
イン間上り絡と4個+1jメ))ランシスター特性不良
が確認出来た。次にソース・ゲート間短絡しているトラ
ンジスターのソース接続ライン部分を第6図(13)の
如く、又ゲート・ドレイン間短絡及び特性不良のトラン
ジスターの表示電極部分をそれぞれ第5図(15)の様
にレーザートリマーにて溶断した。続いてレーザートリ
マーの照準を第2のトランジスターのドレイン電極の一
部と該画素の表示電極の一部にかかる形に定めた後、5
000人の金をコートした硝子基板を薄膜トランジスタ
基板上に金コート面を接する様に置いてレーザー照射〜
を行った。その結果第5図、第6図(16)に示される
様にレーザーの照射された部分の金が蒸発し薄膜トラン
ジスター基板に再付着する事により第2のトランジスタ
ーのドレイン電極と該画素の表示電極とを接続する事が
出来た。
別の方法としてマイクロディスペンサーにより第4図(
17)の様に銀ペーストを小量塗布する事によってもド
レイン電極と表示電極とを接続する°1を−が’jl能
であった。
17)の様に銀ペーストを小量塗布する事によってもド
レイン電極と表示電極とを接続する°1を−が’jl能
であった。
以上の様に基板内の全ての欠陥トランジスターの切断及
び接続処理をした後ポリイミドの配向膜をコートして液
晶表示パネルを組み立てて2点灯検査を行ったところ、
点灯線欠陥、非点灯線欠陥、点灯点欠陥、非点灯点欠陥
は1個もなく、良好な表示が得られた。拡大鏡で欠陥の
あった個所を注意深く観察すると隣の画素と同じ表示に
なっている事が確認出来たが、通常の使用距離の目から
30cmの距離から観察した限りほとんど認知出来ず、
画像としては全く問題がない事が判った。
び接続処理をした後ポリイミドの配向膜をコートして液
晶表示パネルを組み立てて2点灯検査を行ったところ、
点灯線欠陥、非点灯線欠陥、点灯点欠陥、非点灯点欠陥
は1個もなく、良好な表示が得られた。拡大鏡で欠陥の
あった個所を注意深く観察すると隣の画素と同じ表示に
なっている事が確認出来たが、通常の使用距離の目から
30cmの距離から観察した限りほとんど認知出来ず、
画像としては全く問題がない事が判った。
実施例?
第7図に示す様に501角のガラス基板の上に簡素化プ
ロセスによるスタッガー型構造の薄膜トランジスター(
Eurodisplay ’84 Proceedin
gsp、252に掲載されたTPTに類似構造)(従来
例では第7図の第2トランジスターがない構造である)
を作成した。まず厚さ1000人のITO500人のn
’a−9iをコート後ソースバスライン(3)及びドレ
イ−Z電極(5)、表示電極(11)をパターニングし
た。その際、第2のトランジスター用のドレイン電極(
18)も作成しておく0次に2000人のa−9i、
2000人の5iON膜をP−GVDでコート後ゲート
電極用アルミを3000人コートした。ホトレジストを
用いてゲート電極(8)のパターンでアルミ、a−Si
、 5iONlliをエツチングし次にITO上のn”
a−3iもエツチングして薄膜トランジスターを完成し
た。基板上の全てのトランジスターの検査を行ったとこ
ろ、2個所のゲート・ソース間短絡と、l@所のゲート
−ドレイン短絡と、4個所のトランジスター特性不良が
確認出来た。
ロセスによるスタッガー型構造の薄膜トランジスター(
Eurodisplay ’84 Proceedin
gsp、252に掲載されたTPTに類似構造)(従来
例では第7図の第2トランジスターがない構造である)
を作成した。まず厚さ1000人のITO500人のn
’a−9iをコート後ソースバスライン(3)及びドレ
イ−Z電極(5)、表示電極(11)をパターニングし
た。その際、第2のトランジスター用のドレイン電極(
18)も作成しておく0次に2000人のa−9i、
2000人の5iON膜をP−GVDでコート後ゲート
電極用アルミを3000人コートした。ホトレジストを
用いてゲート電極(8)のパターンでアルミ、a−Si
、 5iONlliをエツチングし次にITO上のn”
a−3iもエツチングして薄膜トランジスターを完成し
た。基板上の全てのトランジスターの検査を行ったとこ
ろ、2個所のゲート・ソース間短絡と、l@所のゲート
−ドレイン短絡と、4個所のトランジスター特性不良が
確認出来た。
ゲート・ソース短絡トランジスターに関しては該不良ト
ランジスターの両端のソースバスライン第8図(19)
をゲート・ドレイン短絡及び特性不良のトランジスター
に関してはドレイン電極部第9図(14)を超音波カッ
ターにより切断した。
ランジスターの両端のソースバスライン第8図(19)
をゲート・ドレイン短絡及び特性不良のトランジスター
に関してはドレイン電極部第9図(14)を超音波カッ
ターにより切断した。
次に実施例1に記した方法で第2のトランジスターのド
レイン電極と一廣ジi電極を第8図、第9図(16)の
様に接続した。又切断したソースバスラインに関しては
周辺の取出し電極の両端を電線でvcat、た、この薄
膜トランジスター基板を用い液晶表示パネルを組み立て
て点灯検査を行ったところ、線欠陥、点欠陥は全くなく
良好な表示が得られた。欠陥トランジスタ一部の画素の
見え方は実施例1と同様であった。
レイン電極と一廣ジi電極を第8図、第9図(16)の
様に接続した。又切断したソースバスラインに関しては
周辺の取出し電極の両端を電線でvcat、た、この薄
膜トランジスター基板を用い液晶表示パネルを組み立て
て点灯検査を行ったところ、線欠陥、点欠陥は全くなく
良好な表示が得られた。欠陥トランジスタ一部の画素の
見え方は実施例1と同様であった。
[発明の効果]
薄膜トランジスターを用いて画像表示素子を作る場合−
板の基板の上に数万個のトランジスターを作る必要があ
る。パターンの精度的にはLSIの精度より粗い事はあ
るが、大きな面積にわたって欠陥を皆無に作る事は非常
に困難な事であり基板当り最低数個の欠陥にするのが限
界に近かった。
板の基板の上に数万個のトランジスターを作る必要があ
る。パターンの精度的にはLSIの精度より粗い事はあ
るが、大きな面積にわたって欠陥を皆無に作る事は非常
に困難な事であり基板当り最低数個の欠陥にするのが限
界に近かった。
一方画像表示素子としては微少な欠陥も許されず不良品
となる為薄膜トランジスター基板としては無欠陥の物が
要求されており実際は極めて低い歩留でしか出来ない状
態であった。
となる為薄膜トランジスター基板としては無欠陥の物が
要求されており実際は極めて低い歩留でしか出来ない状
態であった。
本発明は以上の様な問題点を解因jべく考案されたもの
であり、検査によって判明した不良トランジスタ一部を
電気的に切断し、第2のトランジスターのドレイン電極
と表示電極を接続する事により隣の画素の信号を受ける
事を可能としたものである。
であり、検査によって判明した不良トランジスタ一部を
電気的に切断し、第2のトランジスターのドレイン電極
と表示電極を接続する事により隣の画素の信号を受ける
事を可能としたものである。
従来では欠陥トランジスターがある場合はライン欠陥や
点欠陥として残る為、不良品となり歩留が極めて低かっ
たが、本発明の工程を導入する事により外見上は無欠陥
の表示にする事が可能となり、素子の製造歩留を著しく
向上させ、ひいては製造コストを低下させる番に大きく
役立つものである。
点欠陥として残る為、不良品となり歩留が極めて低かっ
たが、本発明の工程を導入する事により外見上は無欠陥
の表示にする事が可能となり、素子の製造歩留を著しく
向上させ、ひいては製造コストを低下させる番に大きく
役立つものである。
第1図は本発明をコープレーナー型構造の薄膜トランジ
スターに適用した場合の平面図である。第2図は同断面
図である。第3図はソース電極を切断し易い様に工夫し
た構造の薄膜トランジスター構造を示す平面図である。 第4図はドレイン電極を、第5図は表示電極を切断し。 第2のトランジスターと表示電極と接続しが悸の平面図
である。 第6図は第1のトランジスターのソース接続ラインを切
断し、第2のトランジスターの表示電極と接続した例の
平面図である。 第7図は簡素化プロセスによる薄膜トランジスター例の
平面図である。第8図はソース−ゲート間短絡トランジ
スター近くのソースバスラインを切断し、第2のトラン
ジスターと表示’+[極を接続した例の平面図である。 fE9図は不良トランジスターのドレイン電極を切断し
第2のトランジスターと表示電極を接続した例の平面図
である。第1O図は、マクティブマトリックスの代表的
な等価回路図である。第11図は従来のインバーテツド
スタガー型薄膜トランジスターの断面図であり、第12
図は同平面図である。 図においては 1 絶縁性基板 2 半導体層 3 臼スバスライン 4 ソース電極 5 ドレイン電極 6 第1のトランジスター 7 第2のトランジスター 8 ゲート絶縁膜 8 ゲートバスライン lOコンタクトホール 11 表示電極 12 ソース接続ライン 13 切断されたソース接続ライン 14 切断されたドレイン電極 15 切断された表示電極 17 導電ペーストによる接続例 18 第2のトランジスター用ドレイン電極18
切断されたソースバスライン 20 液晶層 21 蓄積コンデンサー 22 液晶駆動用トランジスター 23 保護膜 第 1 口 第 2 因 第 3 図 葉 4 日 羊 5 口 fJ 6 邑 −CIJ r4′>××× 第 11 口 手12 困 手続補正書泪鋤 昭和60年3月2ダ日
スターに適用した場合の平面図である。第2図は同断面
図である。第3図はソース電極を切断し易い様に工夫し
た構造の薄膜トランジスター構造を示す平面図である。 第4図はドレイン電極を、第5図は表示電極を切断し。 第2のトランジスターと表示電極と接続しが悸の平面図
である。 第6図は第1のトランジスターのソース接続ラインを切
断し、第2のトランジスターの表示電極と接続した例の
平面図である。 第7図は簡素化プロセスによる薄膜トランジスター例の
平面図である。第8図はソース−ゲート間短絡トランジ
スター近くのソースバスラインを切断し、第2のトラン
ジスターと表示’+[極を接続した例の平面図である。 fE9図は不良トランジスターのドレイン電極を切断し
第2のトランジスターと表示電極を接続した例の平面図
である。第1O図は、マクティブマトリックスの代表的
な等価回路図である。第11図は従来のインバーテツド
スタガー型薄膜トランジスターの断面図であり、第12
図は同平面図である。 図においては 1 絶縁性基板 2 半導体層 3 臼スバスライン 4 ソース電極 5 ドレイン電極 6 第1のトランジスター 7 第2のトランジスター 8 ゲート絶縁膜 8 ゲートバスライン lOコンタクトホール 11 表示電極 12 ソース接続ライン 13 切断されたソース接続ライン 14 切断されたドレイン電極 15 切断された表示電極 17 導電ペーストによる接続例 18 第2のトランジスター用ドレイン電極18
切断されたソースバスライン 20 液晶層 21 蓄積コンデンサー 22 液晶駆動用トランジスター 23 保護膜 第 1 口 第 2 因 第 3 図 葉 4 日 羊 5 口 fJ 6 邑 −CIJ r4′>××× 第 11 口 手12 困 手続補正書泪鋤 昭和60年3月2ダ日
Claims (5)
- (1)ガラス等の絶縁性基板の上に形成された薄膜トラ
ンジスターに於て1画素当り複数個のトタンジスターを
設け、第1のトランジス ターのドレイン電極のみを表示電極に接続させた事を特
徴とする薄膜トランジスター。 - (2)第1のトランジスターが不良の場合はドレイン電
極を切断し、第2のトランジスターのドレイン電極と表
示電極を接続する事を特徴とする特許請求の範囲第1項
記載の薄膜トランジスター。 - (3)第1のトランジスターが不良の場合は表示電極の
一部を切断し、第2のトランジスターのドレイン電極と
表示電極を接続する事を特徴とする特許請求の範囲第1
項記載の薄膜トランジスター。 - (4)トランジスターのソース電極はゲートバスライン
と重ならない場所を通る接続ラインを介してソースバス
ラインと接続している事を特徴とする特許請求の範囲第
1項記載の薄膜トランジスター。 - (5)第1のトランジスターが不良の場合はソース接続
ラインを切断し、第2のトランジス ターのドレイン電極と表示電極を接続する事を特徴とす
る特許請求の範囲第1項記載の薄膜トランジスター。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59274071A JPS61153619A (ja) | 1984-12-27 | 1984-12-27 | 薄膜トランジスタ− |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59274071A JPS61153619A (ja) | 1984-12-27 | 1984-12-27 | 薄膜トランジスタ− |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61153619A true JPS61153619A (ja) | 1986-07-12 |
Family
ID=17536565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59274071A Pending JPS61153619A (ja) | 1984-12-27 | 1984-12-27 | 薄膜トランジスタ− |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61153619A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0441595A2 (en) * | 1990-02-05 | 1991-08-14 | Sharp Kabushiki Kaisha | An active matrix display device |
US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
US5102361A (en) * | 1989-01-23 | 1992-04-07 | Sharp Kabushiki Kaisha | Method for the manufacture of active matrix display apparatuses |
US5151807A (en) * | 1989-01-31 | 1992-09-29 | Sharp Kabushiki Kaisha | Active matrix substrate and active matrix display apparatus |
US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
US5343216A (en) * | 1989-01-31 | 1994-08-30 | Sharp Kabushiki Kaisha | Active matrix substrate and active matrix display apparatus |
JP2008009375A (ja) * | 2006-05-31 | 2008-01-17 | Hitachi Displays Ltd | 表示装置 |
JP2010061025A (ja) * | 2008-09-05 | 2010-03-18 | Ips Alpha Technology Ltd | 液晶表示装置 |
US8279151B2 (en) | 2006-05-31 | 2012-10-02 | Hitachi Displays, Ltd. | Display device |
-
1984
- 1984-12-27 JP JP59274071A patent/JPS61153619A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
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US5102361A (en) * | 1989-01-23 | 1992-04-07 | Sharp Kabushiki Kaisha | Method for the manufacture of active matrix display apparatuses |
US5151807A (en) * | 1989-01-31 | 1992-09-29 | Sharp Kabushiki Kaisha | Active matrix substrate and active matrix display apparatus |
US5343216A (en) * | 1989-01-31 | 1994-08-30 | Sharp Kabushiki Kaisha | Active matrix substrate and active matrix display apparatus |
EP0441595A2 (en) * | 1990-02-05 | 1991-08-14 | Sharp Kabushiki Kaisha | An active matrix display device |
US5164851A (en) * | 1990-02-05 | 1992-11-17 | Sharp Kabushiki Kaisha | Active matrix display device having spare switching elements connectable to divisional subpixel electrodes |
JP2008009375A (ja) * | 2006-05-31 | 2008-01-17 | Hitachi Displays Ltd | 表示装置 |
US8279151B2 (en) | 2006-05-31 | 2012-10-02 | Hitachi Displays, Ltd. | Display device |
JP2010061025A (ja) * | 2008-09-05 | 2010-03-18 | Ips Alpha Technology Ltd | 液晶表示装置 |
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