JP2820738B2 - 液晶表示装置用の薄膜トランジスタとクロスオーバ構体およびその製造法 - Google Patents
液晶表示装置用の薄膜トランジスタとクロスオーバ構体およびその製造法Info
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一般的には液晶表示装置に、具体的には
その様な装置のための薄膜トランジスタと導体クロスオ
ーバ構体とに関するものである。
その様な装置のための薄膜トランジスタと導体クロスオ
ーバ構体とに関するものである。
液晶表示装置は、行列状のマトリクスに配列された液
晶素子（ピクセル）のアレイを持っている。実際のマト
リクス形表示装置では、各ピクセルに薄膜トランジスタ
（TFT）のような固体スイッチング素子が付設されてい
る。周知のように、液晶素子は２枚の電極の間に介挿さ
れた液晶材料で構成されている。この液晶材料の光透過
性は、上記の電極に電圧バイアスを与えて液晶材料内に
おける分子の向きを変えることによって、変わる。この
液晶素子は、行および列をなして配列されていて、個々
の素子は、その素子の電極に個々に結合されている駆動
線とデータ線とを同時に電圧バイアスすることによっ
て、アドレスされる。液晶素子の一方の電極に対するバ
イアス電圧は固体スイッチング素子（TFT）を介して印
加されて、その液晶素子を動作可能状態とし、可視表示
を行なうに必要な時間に亘ってそれが電荷を蓄積するよ
うにする。従って、液晶表示装置の製造工程には、TFT
と、その液晶素子の制御電極に対するTFTの接続とを作
る工程も含まれる。
晶素子（ピクセル）のアレイを持っている。実際のマト
リクス形表示装置では、各ピクセルに薄膜トランジスタ
（TFT）のような固体スイッチング素子が付設されてい
る。周知のように、液晶素子は２枚の電極の間に介挿さ
れた液晶材料で構成されている。この液晶材料の光透過
性は、上記の電極に電圧バイアスを与えて液晶材料内に
おける分子の向きを変えることによって、変わる。この
液晶素子は、行および列をなして配列されていて、個々
の素子は、その素子の電極に個々に結合されている駆動
線とデータ線とを同時に電圧バイアスすることによっ
て、アドレスされる。液晶素子の一方の電極に対するバ
イアス電圧は固体スイッチング素子（TFT）を介して印
加されて、その液晶素子を動作可能状態とし、可視表示
を行なうに必要な時間に亘ってそれが電荷を蓄積するよ
うにする。従って、液晶表示装置の製造工程には、TFT
と、その液晶素子の制御電極に対するTFTの接続とを作
る工程も含まれる。
液晶表示装置用のTFTの製造には、通常、種々のホト
マスクが用いられ、それによってTFTの各異なった部分
および液晶の電極が、製造過程中の相異なる工程で形成
される。また、TFTを作るのに使用されるマスクの典型
的な数は４枚である。しかし、周知のように、多数のマ
スクを用いて作られる製造の歩留りは、使用するマスク
の数と逆比例的に変化する。従って、TFTの形成に使用
するマスクの数を減らすことは有利である。この要望に
応えて、液晶表示装置用のTFTを僅か２枚のマスクしか
使わずに作ることができる。この２マスク法は、駆動線
およびデータ線を付勢するのに使用される駆動回路を液
晶表示器の固体スイッチング素子と別々に作る場合に、
有利である。しかし、液晶マトリクスを支持する基板上
にTFTと駆動回路とを同時に形成すれは、大幅な原価低
減ができることに注目すべきである。しかし、駆動回路
をその様にして作るときには、上記２マスク法には幾つ
かの不都合がある。第１に、寄生トランジスタが形成さ
れてそれがピクセル・トランジスタをデータ線に接続す
るし、この寄生トランジスタは隣接トランジスタのオン
／オフ特性に悪影響を及ぼしたり隣接データ線間でクロ
ストークを生じさせたりする可能性がある。別の不都合
は、データ線の抵抗が高くなることである。また別の不
都合はTFTのゲートとソース線またはドレイン線との間
の電気的接続ができないことである。
マスクが用いられ、それによってTFTの各異なった部分
および液晶の電極が、製造過程中の相異なる工程で形成
される。また、TFTを作るのに使用されるマスクの典型
的な数は４枚である。しかし、周知のように、多数のマ
スクを用いて作られる製造の歩留りは、使用するマスク
の数と逆比例的に変化する。従って、TFTの形成に使用
するマスクの数を減らすことは有利である。この要望に
応えて、液晶表示装置用のTFTを僅か２枚のマスクしか
使わずに作ることができる。この２マスク法は、駆動線
およびデータ線を付勢するのに使用される駆動回路を液
晶表示器の固体スイッチング素子と別々に作る場合に、
有利である。しかし、液晶マトリクスを支持する基板上
にTFTと駆動回路とを同時に形成すれは、大幅な原価低
減ができることに注目すべきである。しかし、駆動回路
をその様にして作るときには、上記２マスク法には幾つ
かの不都合がある。第１に、寄生トランジスタが形成さ
れてそれがピクセル・トランジスタをデータ線に接続す
るし、この寄生トランジスタは隣接トランジスタのオン
／オフ特性に悪影響を及ぼしたり隣接データ線間でクロ
ストークを生じさせたりする可能性がある。別の不都合
は、データ線の抵抗が高くなることである。また別の不
都合はTFTのゲートとソース線またはドレイン線との間
の電気的接続ができないことである。
この様な理由から、上記の如き不都合なしに、液晶表
示装置の基板上に薄膜トランジスタを形成する方法が要
望されている。
示装置の基板上に薄膜トランジスタを形成する方法が要
望されている。
この発明による、液晶表示装置用の薄膜トランジスタ
（TFT）とクロスオーバ構体とは、透明基板に支持され
た透明電極層を持っている。この透明電極層はピクセル
電極、駆動線およびデータ線をなすように成形されてい
る。透明電極層の選ばれた部分の上にはドープされた半
導体層、好ましくはドープされたアモルフアス・シリコ
ン層（以下、ドープ層と呼ぶ）があって、TFTのソース
領域およびドレイン領域を形成している。このドープ層
の上にはドープされていない半導体層、好ましくはドー
プされていないアモルファス・シリコン層（以下、無ド
ープ層と呼ぶ）があって、ソース領域とドレイン領域と
間のチャンネルを形成している。この無ドープ層の上の
誘電体層はTFTのゲート電極を形成するためのゲート誘
電体層を構成する。この誘電体層の選ばれた部分の上に
は、ピクセル電極、駆動線およびデータ線に対する電気
的接続のために、第１の導電層が配置さえている。電極
のクロスオーバ構体を形成するため、並びにピクセル電
極を駆動回路に接続するために、第２の導電層が第１の
導電層の選ばれた部分の上に配置されて、透明電極層の
一部と第１の導電層とに電気的に接続されている。この
発明は、種々のトランジスタのゲートとソース／ドレイ
ン領域との相互接続ができる３マスク法を提供するもの
である。この発明は、また、表示装置と同じ基板上に駆
動回路を形成できるようなクロスオーバ構体も提供す
る。別の利点は、TFTのゲートとチャンネル領域との間
に寄生抵抗が形成されることを阻止するような誘電体の
側桁（ストリンガー）を設けたことである。
（TFT）とクロスオーバ構体とは、透明基板に支持され
た透明電極層を持っている。この透明電極層はピクセル
電極、駆動線およびデータ線をなすように成形されてい
る。透明電極層の選ばれた部分の上にはドープされた半
導体層、好ましくはドープされたアモルフアス・シリコ
ン層（以下、ドープ層と呼ぶ）があって、TFTのソース
領域およびドレイン領域を形成している。このドープ層
の上にはドープされていない半導体層、好ましくはドー
プされていないアモルファス・シリコン層（以下、無ド
ープ層と呼ぶ）があって、ソース領域とドレイン領域と
間のチャンネルを形成している。この無ドープ層の上の
誘電体層はTFTのゲート電極を形成するためのゲート誘
電体層を構成する。この誘電体層の選ばれた部分の上に
は、ピクセル電極、駆動線およびデータ線に対する電気
的接続のために、第１の導電層が配置さえている。電極
のクロスオーバ構体を形成するため、並びにピクセル電
極を駆動回路に接続するために、第２の導電層が第１の
導電層の選ばれた部分の上に配置されて、透明電極層の
一部と第１の導電層とに電気的に接続されている。この
発明は、種々のトランジスタのゲートとソース／ドレイ
ン領域との相互接続ができる３マスク法を提供するもの
である。この発明は、また、表示装置と同じ基板上に駆
動回路を形成できるようなクロスオーバ構体も提供す
る。別の利点は、TFTのゲートとチャンネル領域との間
に寄生抵抗が形成されることを阻止するような誘電体の
側桁（ストリンガー）を設けたことである。
以下、図面を参照してこの発明を詳細に説明する。
第１図（ａ）乃至第１図（ｅ）は、液晶表示装置のTF
Tとクロスオーバ構体を形成するための３マスク法の順
次工程を示している。各図の斜線には特別な意味はな
い。各層には相異なる影がつけられ、また種々の層には
全図を通じて同様な影がついているが、それは各層を一
見して区別しやすくするためである。各種の層を区別す
るための影は第１図（ｅ）下の凡例に示す通りである。
Tとクロスオーバ構体を形成するための３マスク法の順
次工程を示している。各図の斜線には特別な意味はな
い。各層には相異なる影がつけられ、また種々の層には
全図を通じて同様な影がついているが、それは各層を一
見して区別しやすくするためである。各種の層を区別す
るための影は第１図（ｅ）下の凡例に示す通りである。
第１図（ａ）の工程において、透明基板11の一表面を
透明電極層12で被覆する。第１図（ｂ）の工程におい
て、この透明電極層12の上に、ドープされた半導体層、
好ましくはドープされたアモルフアス・シリコン層（以
下、ドープ層と呼ぶ）13を被着させる。第１図（ｃ）
は、装置を形成するのに必要でない透明電極層12とアモ
ルフアス・シリコン層13の各部分を除去するためのホト
エッチング処理で第１のマスクを使用した後に、選択さ
れた部分14、15および16が残存している状態を示してい
る。第１図（ｄ）の工程では、ドープされていない半導
体層、好ましくはドープされていないアモルファス・シ
リコン層（以下、無ドープ層と呼ぶ）17を以上の構体上
の全面に被着させる。従って、この無ドープ層17は、TF
Tのソースおよびドレイン領域としてそれぞれ動作する
部分14と15の間に延びて、これらのソース領域14とドレ
イン領域15との間のチャンネル領域として作用する。無
ドープ層17の上側全体を覆って誘電体層18を被着させ
る。この誘電体層18はTFTのゲート誘電体層として働く
ものである。好ましくは金属より成る第１の導電層19を
誘電体層18の上全体に被着させる。基板11上に層17、18
および19を被着させる種々の技法自体は周知のものであ
る。層13、17、18および19の各選ばれた部分を除去する
ためには、３マスク法の第２マスクを使用する。第１図
（ｅ）の工程で、これも金属であることが好ましい第２
の導電層21を、第３マスクを利用して装置の選択された
部分上に被着する。第１図（ｅ）に示すように、第１の
導電層21はTFTのドレイン領域15とこの液晶装置の制御
電極として働く電極層12の部分との間に伸延している。
第２導電層21の21aというような或る部分は導電性の電
極層12から絶縁状態となるように隔てられていて、有効
なクロスオーバ構体を作れるようになっている。更に第
２の導電層21の21bのような上記と別の部分は導電性の
電極層12に接触して、外部駆動回路または出力装置に対
する導電性電極層12の接続用選択部分として利用でき
る。
透明電極層12で被覆する。第１図（ｂ）の工程におい
て、この透明電極層12の上に、ドープされた半導体層、
好ましくはドープされたアモルフアス・シリコン層（以
下、ドープ層と呼ぶ）13を被着させる。第１図（ｃ）
は、装置を形成するのに必要でない透明電極層12とアモ
ルフアス・シリコン層13の各部分を除去するためのホト
エッチング処理で第１のマスクを使用した後に、選択さ
れた部分14、15および16が残存している状態を示してい
る。第１図（ｄ）の工程では、ドープされていない半導
体層、好ましくはドープされていないアモルファス・シ
リコン層（以下、無ドープ層と呼ぶ）17を以上の構体上
の全面に被着させる。従って、この無ドープ層17は、TF
Tのソースおよびドレイン領域としてそれぞれ動作する
部分14と15の間に延びて、これらのソース領域14とドレ
イン領域15との間のチャンネル領域として作用する。無
ドープ層17の上側全体を覆って誘電体層18を被着させ
る。この誘電体層18はTFTのゲート誘電体層として働く
ものである。好ましくは金属より成る第１の導電層19を
誘電体層18の上全体に被着させる。基板11上に層17、18
および19を被着させる種々の技法自体は周知のものであ
る。層13、17、18および19の各選ばれた部分を除去する
ためには、３マスク法の第２マスクを使用する。第１図
（ｅ）の工程で、これも金属であることが好ましい第２
の導電層21を、第３マスクを利用して装置の選択された
部分上に被着する。第１図（ｅ）に示すように、第１の
導電層21はTFTのドレイン領域15とこの液晶装置の制御
電極として働く電極層12の部分との間に伸延している。
第２導電層21の21aというような或る部分は導電性の電
極層12から絶縁状態となるように隔てられていて、有効
なクロスオーバ構体を作れるようになっている。更に第
２の導電層21の21bのような上記と別の部分は導電性の
電極層12に接触して、外部駆動回路または出力装置に対
する導電性電極層12の接続用選択部分として利用でき
る。
第２図は、この発明の方法を使用して形成できる液晶
表示装置の一部を示す図である。種々の導体22、22aお
よび23は透明な電極層12で構成されている。導体22は液
晶セルの制御電極である。導体22aはこの制御電極22の
延長部で、この電極22をソース28とチャンネル31を有す
るTFTのドレイン24に接続している。導体23は、第１お
よび第２の金属層19および21から成る導体27の下を通過
している。層19および21の幅は、図では判り易くするた
め互に異なるように示されているが、実際の装置ではほ
とんど同一幅である。導体23は、層13、17および18によ
って導体27から分離されているから、それにクロスオー
バ構体30が形成される。クロスオーバ構体30は、導体27
を駆動回路32に接続できるようにする。この回路32は、
TFTとクロスオーバ構体30を形成するときに同時に形成
されるものである。TFTのソース28は、透明電極12の別
の部分29が導体27の下を通過する箇所に形成される。TF
Tのチャンネル31はTFTのソース28とドレイン24とを接続
するもので、第１図（ｄ）と（ｅ）では、これは層17が
ソース14とドレイン15を接続する箇所に示されている。
クロスオーバ構体30のようなクロスオーバ構体を形成す
ることができるので、制御電極22を付活するために必要
なデータ線と駆動線を、TFTの他の導体や駆動回路32と
共に同時に作ることができる。そのために、製造原価の
大幅な低減と歩留りの向上が実現される。
表示装置の一部を示す図である。種々の導体22、22aお
よび23は透明な電極層12で構成されている。導体22は液
晶セルの制御電極である。導体22aはこの制御電極22の
延長部で、この電極22をソース28とチャンネル31を有す
るTFTのドレイン24に接続している。導体23は、第１お
よび第２の金属層19および21から成る導体27の下を通過
している。層19および21の幅は、図では判り易くするた
め互に異なるように示されているが、実際の装置ではほ
とんど同一幅である。導体23は、層13、17および18によ
って導体27から分離されているから、それにクロスオー
バ構体30が形成される。クロスオーバ構体30は、導体27
を駆動回路32に接続できるようにする。この回路32は、
TFTとクロスオーバ構体30を形成するときに同時に形成
されるものである。TFTのソース28は、透明電極12の別
の部分29が導体27の下を通過する箇所に形成される。TF
Tのチャンネル31はTFTのソース28とドレイン24とを接続
するもので、第１図（ｄ）と（ｅ）では、これは層17が
ソース14とドレイン15を接続する箇所に示されている。
クロスオーバ構体30のようなクロスオーバ構体を形成す
ることができるので、制御電極22を付活するために必要
なデータ線と駆動線を、TFTの他の導体や駆動回路32と
共に同時に作ることができる。そのために、製造原価の
大幅な低減と歩留りの向上が実現される。
第１図（ａ）乃至第１図（ｅ）を参照して説明した上
記の方法では或る問題が起る可能性がある。第１図
（ｅ）に示すように、装置に第２の導電層21を形成する
ときに、その金属が、無・アモルフアス・シリコンドー
プ層17および誘電体層18の両側端に接触する。そうする
とそのトランジスタのゲートとチャンネル領域との間に
寄生抵抗が入ることになる。この寄生抵抗の抵抗値は極
めて高いものである。しかし、それでも或る条件下では
問題が生ずる。第３図はこの寄生抵抗の問題の解決法を
示している。誘電体の側桁33をアモルフアス・シリコン
層の露出した端縁を覆って設けて、第２の金属層21が無
ドープ・アモルフアス・シリコン層17の端縁に接触しな
いようにする。この側桁33は、装置の全表面を覆うよう
に誘電体層を被着させ次いでプラズマ・エッチングによ
り平坦な表面上からその層を異方性的に除去することに
よって、形成できる。この誘電体層は、その平坦な表面
上にある部分よりも端縁に沿った部分の方が本質的に肉
厚であるから、上記の剥ぎ取り工程では端縁に沿っては
完全除去されることはない。この様に、側桁の形成には
被着工程とエッチング工程しか要せず、マスクを使用す
る光学的工程は必要としない。
記の方法では或る問題が起る可能性がある。第１図
（ｅ）に示すように、装置に第２の導電層21を形成する
ときに、その金属が、無・アモルフアス・シリコンドー
プ層17および誘電体層18の両側端に接触する。そうする
とそのトランジスタのゲートとチャンネル領域との間に
寄生抵抗が入ることになる。この寄生抵抗の抵抗値は極
めて高いものである。しかし、それでも或る条件下では
問題が生ずる。第３図はこの寄生抵抗の問題の解決法を
示している。誘電体の側桁33をアモルフアス・シリコン
層の露出した端縁を覆って設けて、第２の金属層21が無
ドープ・アモルフアス・シリコン層17の端縁に接触しな
いようにする。この側桁33は、装置の全表面を覆うよう
に誘電体層を被着させ次いでプラズマ・エッチングによ
り平坦な表面上からその層を異方性的に除去することに
よって、形成できる。この誘電体層は、その平坦な表面
上にある部分よりも端縁に沿った部分の方が本質的に肉
厚であるから、上記の剥ぎ取り工程では端縁に沿っては
完全除去されることはない。この様に、側桁の形成には
被着工程とエッチング工程しか要せず、マスクを使用す
る光学的工程は必要としない。
第４図は、この発明の方法を使ってTFTと液晶表示装
置の諸電極と共に形成できる一例駆動回路を示す。第１
図（ａ）の電極層12から複数の透明導体34、35、36およ
び37を形成する。また上記とは別に第１図（ｅ）の第２
の導電層21から複数の導体38、39、40および41を形成す
る。更に別の導体42、43および44のセットを第１図
（ｄ）と（ｅ）の第１の導電層19から形成する。導体38
は導体34と42に電気的に接続されている。しかし、導体
34と35の一部は導体42の下側にあって第１図（ｅ）の層
17と18により導体42から電気的に絶縁されており、この
構造でTFT45を形成している。TFT45のドレインは導体34
に電気的に接続され、ソースは導体35に電気的に接続さ
れている。導体39は導体35と37に電気的に接続されてい
る。導体35と36は、第１図（ｅ）の層17と18によって導
体43から隔てられて別のTFT46を形成している。そのド
レインは導体35に電気的に接続され、ソースは導体36に
電気的に接続されている。導体40は、導体36と44に電気
的に接続されかつ第１図（ｅ）の層13、17および18によ
り導体37からは分離されていて、クロスオーバ構体47を
形成している。第４図の回路は、上記の構造によって２
個のトランジスタを使ったインバータ回路を構成してお
り、その等価回路は第５図に示す通りである。第２図で
は、これらの両トランジスタは駆動回路32の中に含まれ
ている。
置の諸電極と共に形成できる一例駆動回路を示す。第１
図（ａ）の電極層12から複数の透明導体34、35、36およ
び37を形成する。また上記とは別に第１図（ｅ）の第２
の導電層21から複数の導体38、39、40および41を形成す
る。更に別の導体42、43および44のセットを第１図
（ｄ）と（ｅ）の第１の導電層19から形成する。導体38
は導体34と42に電気的に接続されている。しかし、導体
34と35の一部は導体42の下側にあって第１図（ｅ）の層
17と18により導体42から電気的に絶縁されており、この
構造でTFT45を形成している。TFT45のドレインは導体34
に電気的に接続され、ソースは導体35に電気的に接続さ
れている。導体39は導体35と37に電気的に接続されてい
る。導体35と36は、第１図（ｅ）の層17と18によって導
体43から隔てられて別のTFT46を形成している。そのド
レインは導体35に電気的に接続され、ソースは導体36に
電気的に接続されている。導体40は、導体36と44に電気
的に接続されかつ第１図（ｅ）の層13、17および18によ
り導体37からは分離されていて、クロスオーバ構体47を
形成している。第４図の回路は、上記の構造によって２
個のトランジスタを使ったインバータ回路を構成してお
り、その等価回路は第５図に示す通りである。第２図で
は、これらの両トランジスタは駆動回路32の中に含まれ
ている。
【図面の簡単な説明】 第１図（ａ）乃至第１図（ｅ）は、TFTの好ましい実施
例を製作するための好ましい３マスク法の順次工程を示
す図、第２図は液晶素子の制御電極に対するTFTの接続
状態を示す図、第３図はTFTのまた別の好ましい実施例
を示す図、第４図は液晶表示装置のTFTと共に同時製作
できる周辺回路の一例を示す図、第５図は第４図に示す
構造の等価回路図である。 11……透明基板、12……透明電極層、13……ドープされ
たアモルファス・シリコン層、14（28）……ソース領
域、15（24）……ドレイン領域、17……ドープされてい
ないアモルファス・シリコン層、18……誘電体層、19…
…第１の導電層、21……第２の導電層、22……制御電
極、23……導体、30……クロスオーバ構体、31……チャ
ンネル、32……駆動回路。
例を製作するための好ましい３マスク法の順次工程を示
す図、第２図は液晶素子の制御電極に対するTFTの接続
状態を示す図、第３図はTFTのまた別の好ましい実施例
を示す図、第４図は液晶表示装置のTFTと共に同時製作
できる周辺回路の一例を示す図、第５図は第４図に示す
構造の等価回路図である。 11……透明基板、12……透明電極層、13……ドープされ
たアモルファス・シリコン層、14（28）……ソース領
域、15（24）……ドレイン領域、17……ドープされてい
ないアモルファス・シリコン層、18……誘電体層、19…
…第１の導電層、21……第２の導電層、22……制御電
極、23……導体、30……クロスオーバ構体、31……チャ
ンネル、32……駆動回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−245136（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (2)
- 【請求項１】透明基板（11）に支持され、ピクセル電極
およびデータ線をなすように成形された透明電極層（1
2）と、 上記透明電極層の選ばれた部分の上に配置されて、薄膜
トランジスタのソース領域（14、28）およびドレイン領
域（15、24）を形成するドープされたアモルファス・シ
リコン層（13;以下、ドープ層と呼ぶ）と、 上記ドープ層の上に配置されて、上記ソース領域と上記
ドレイン領域との間にチャンネル領域を形成するドープ
されていないアモルファス・シリコン層（17;以下、無
ドープ層と呼ぶ）と、 上記無ドープ層の上に配置されて、上記薄膜トランジス
タのゲート電極を形成するために設けられた誘電体層
（18）と、 上記誘電体層の選ばれた部分の上に配置されて、上記ピ
クセル電極と駆動線との間に電気的連結を形成するため
の第１の導電層（19）と、 電極のクロスオーバ構体（30）を形成するため、並びに
上記ピクセル電極を駆動回路（32）に接続するために、
上記第１の導電層の選ばれた部分の上に配置されて、上
記透明電極層の一部と上記第１の導電層とに電気的に接
続されている第２の導電層（21）と を有することを特徴とする、液晶表示装置用の薄膜トラ
ンジスタとクロスオーバ構体。 - 【請求項２】絶縁基板（11）の一表面上に透明導電性電
極層（12）を形成する工程と、 上記電極層の上にドープされたアモルファス・シリコン
層（13;以下、ドープ層と呼ぶ）層を施こし、次いで第
１のマスクを使用して上記ドープ層および上記電極層の
それぞれの一部を選択的に除去することによって、上記
電極層からピクセル電極、駆動線およびデータ線を形成
すると共に、上記ドープ層からソース領域（14、28）お
よびドレイン領域（15、28）を形成する工程と、 上記ピクセル電極、上記ソース領域、上記ドレイン領域
および上記基板の上にドープされていないアモルファス
・シリコン層（17;以下、無ドープ層と呼ぶ）を形成す
ることによって、上記ソース領域と上記ドレイン領域と
の間にチャンネル領域（31）を形成する工程と、 上記無ドープ層の上に誘電体層（18）を形成する工程
と、 上記誘電体層の上に第１の導電層（19）を形成し、次い
で第２のマスクを使用して上記無ドープ層、上記誘電体
層および前記第１の導電層をそれぞれ選択的に除去する
ことによって、クロスオーバ構体（30）の一部分を形成
する工程と、 上記第１の導電層の上に第２の導電層（20）を形成し、
次いで第３のマスクを使用して上記第２の導電層の一部
を選択的に除去することによって、上記クロスオーバ構
体の別の部分を形成する工程と を有することを特徴とする、液晶表示装置用の薄膜トラ
ンジスタとクロスオーバ構体の製造法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/260,845 US4965646A (en) | 1988-10-21 | 1988-10-21 | Thin film transistor and crossover structure for liquid crystal displays |
| US260845 | 1988-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211429A JPH02211429A (ja) | 1990-08-22 |
| JP2820738B2 true JP2820738B2 (ja) | 1998-11-05 |
Family
ID=22990859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27361589A Expired - Lifetime JP2820738B2 (ja) | 1988-10-21 | 1989-10-19 | 液晶表示装置用の薄膜トランジスタとクロスオーバ構体およびその製造法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4965646A (ja) |
| EP (1) | EP0365036B1 (ja) |
| JP (1) | JP2820738B2 (ja) |
| KR (1) | KR0137938B1 (ja) |
| DE (1) | DE68923341T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342142A (ja) * | 1991-05-17 | 1992-11-27 | Sony Corp | 高電子移動度電界効果型トランジスタ |
| FR2714766B1 (fr) * | 1993-12-30 | 1996-02-02 | France Telecom | Procédé de fabrication d'un écran d'affichage à matrice active. |
| JPH07318978A (ja) * | 1994-05-20 | 1995-12-08 | Sony Corp | 表示素子用薄膜トランジスタアレイ |
| US6051493A (en) * | 1994-10-14 | 2000-04-18 | The Regents Of The University Of California | Process for protecting bonded components from plating shorts |
| KR100333180B1 (ko) * | 1998-06-30 | 2003-06-19 | 주식회사 현대 디스플레이 테크놀로지 | Tft-lcd제조방법 |
| JP5397219B2 (ja) * | 2006-04-19 | 2014-01-22 | イグニス・イノベーション・インコーポレイテッド | アクティブマトリックス表示装置用の安定な駆動スキーム |
| CN101599496B (zh) * | 2008-06-06 | 2011-06-15 | 群康科技(深圳)有限公司 | 薄膜晶体管基板与薄膜晶体管母基板 |
| CN102244034B (zh) * | 2010-05-14 | 2014-02-19 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100173A (ja) * | 1983-11-07 | 1985-06-04 | セイコーインスツルメンツ株式会社 | 液晶表示装置の製造方法 |
| JPH0824185B2 (ja) * | 1985-03-08 | 1996-03-06 | セイコー電子工業株式会社 | 薄膜トランジスタ装置とその製造方法 |
| FR2586859B1 (fr) * | 1985-08-27 | 1987-11-20 | Thomson Csf | Procede de fabrication d'un transistor de commande pour ecran plat de visualisation et element de commande realise selon ce procede |
| FR2593631B1 (fr) * | 1986-01-27 | 1989-02-17 | Maurice Francois | Ecran d'affichage a matrice active a resistance de grille et procedes de fabrication de cet ecran |
| FR2602361B1 (fr) * | 1986-01-27 | 1989-05-19 | Maurice Francois | Ecran d'affichage a matrice active sans transistor parasite et procede de fabrication de cet ecran |
| US4680085A (en) * | 1986-04-14 | 1987-07-14 | Ovonic Imaging Systems, Inc. | Method of forming thin film semiconductor devices |
-
1988
- 1988-10-21 US US07/260,845 patent/US4965646A/en not_active Expired - Lifetime
-
1989
- 1989-10-19 JP JP27361589A patent/JP2820738B2/ja not_active Expired - Lifetime
- 1989-10-20 DE DE68923341T patent/DE68923341T2/de not_active Expired - Fee Related
- 1989-10-20 KR KR1019890015082A patent/KR0137938B1/ko not_active IP Right Cessation
- 1989-10-20 EP EP89119530A patent/EP0365036B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68923341D1 (de) | 1995-08-10 |
| JPH02211429A (ja) | 1990-08-22 |
| US4965646A (en) | 1990-10-23 |
| EP0365036A3 (en) | 1991-04-03 |
| DE68923341T2 (de) | 1996-04-04 |
| EP0365036B1 (en) | 1995-07-05 |
| EP0365036A2 (en) | 1990-04-25 |
| KR0137938B1 (ko) | 1998-06-01 |
| KR900007119A (ko) | 1990-05-09 |
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