JPS61150365A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61150365A JPS61150365A JP59271817A JP27181784A JPS61150365A JP S61150365 A JPS61150365 A JP S61150365A JP 59271817 A JP59271817 A JP 59271817A JP 27181784 A JP27181784 A JP 27181784A JP S61150365 A JPS61150365 A JP S61150365A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- supply voltage
- power supply
- core
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳトランジスタを集積形成してなる半導
体集積回路装置に係り、特にＩ課電圧変換回路を内蔵し
た集積回路装置に関する。
体集積回路装置に係り、特にＩ課電圧変換回路を内蔵し
た集積回路装置に関する。
ＭＯＳトランジスタはバイポーラトランジスタに比べて
構造が簡単であり、容易に高集積化が可ｆ走である。Ｍ
ＯＳ）−ランリスタを用いた半導体記憶装置の分野では
、最近、１ＭビットのダイナミックＲＡＭ （ｄＲＡＭ
）の試作品が相次いで発表されている。この種のＭＯ８
型ｄＲＡＭの製造プロセス技術では、最小加工寸法が約
１．２μｍであり、１チツプ中の素子数は２００万個に
も達する。今後更に高集積化して、例えば４Ｍビットｄ
ＲＡＭあるいは１６ＭビットｄＲＡＭを実現する場合に
は、１μｒｒＬ以下のηΩ丁寸法が妃・要になると予想
される。この場合回路に用いられるＭＯＳトランジスタ
はチャネル長が１μｍ以下となり、短チヤネル効果が著
しくなる。即ちチャネル長１．２μｍ以上のＭＯＳ ｌ
−ランリスタではドレイン電圧１０■程度まで良好な５
極管特性を示すのに対し、チャネル長１μｍ以下になる
とドレイン電圧５ｖ程度で急激にドレイン省流が増大す
る現象が現われる。これは、微細化によりドレイン近傍
の電界が強くなっていわゆるインパクト・アイオニゼー
ションを引き起こし、基板電流の層大。
構造が簡単であり、容易に高集積化が可ｆ走である。Ｍ
ＯＳ）−ランリスタを用いた半導体記憶装置の分野では
、最近、１ＭビットのダイナミックＲＡＭ （ｄＲＡＭ
）の試作品が相次いで発表されている。この種のＭＯ８
型ｄＲＡＭの製造プロセス技術では、最小加工寸法が約
１．２μｍであり、１チツプ中の素子数は２００万個に
も達する。今後更に高集積化して、例えば４Ｍビットｄ
ＲＡＭあるいは１６ＭビットｄＲＡＭを実現する場合に
は、１μｒｒＬ以下のηΩ丁寸法が妃・要になると予想
される。この場合回路に用いられるＭＯＳトランジスタ
はチャネル長が１μｍ以下となり、短チヤネル効果が著
しくなる。即ちチャネル長１．２μｍ以上のＭＯＳ ｌ
−ランリスタではドレイン電圧１０■程度まで良好な５
極管特性を示すのに対し、チャネル長１μｍ以下になる
とドレイン電圧５ｖ程度で急激にドレイン省流が増大す
る現象が現われる。これは、微細化によりドレイン近傍
の電界が強くなっていわゆるインパクト・アイオニゼー
ションを引き起こし、基板電流の層大。
これに伴う基板電位の上昇の結果ソースと基板間のｐｎ
接合が順方向バイアスされて奇生トランジスタがオンす
るためである。このような状態では、従来よりＭＯ３集
積回路で一般に用いられていたｑｉｉ圧５■をそのまま
適用できなくなる。そこで４Ｍビット、１６Ｍピットｄ
ＲＡＭでは、外部電源電圧として５■を与えておき、内
部では例えば３■程度の電源電圧に降圧することが必要
になってくる。
接合が順方向バイアスされて奇生トランジスタがオンす
るためである。このような状態では、従来よりＭＯ３集
積回路で一般に用いられていたｑｉｉ圧５■をそのまま
適用できなくなる。そこで４Ｍビット、１６Ｍピットｄ
ＲＡＭでは、外部電源電圧として５■を与えておき、内
部では例えば３■程度の電源電圧に降圧することが必要
になってくる。
このようなｄＲＡＭの電源電圧変換の方式として従来考
えられているものの一つは、第７図に示すようなもので
ある。ｄＲＡＭは、メモリセルアレイ、センスアンプ、
デコーダなどのコア回路７２と周辺回路７３に分けられ
るが、第７図ではコア回路７２に対してのみ電圧変換回
路７１を設けている。即ち周辺回路７３には外部ｘｉ電
圧Ｖｃｃをそのまま供給し、コア回路７２には変換回路
７１によってＶｃｃをＶＣＣＩに降圧して供給するよう
にする。これはチップ面積の大部分を占めるコア回路７
２に着目してコア回路７２のみを微細化する場合に有効
な方式である。コア回路７２の部分は、プリチャージ時
の始めにビット線の充Ｎ電流が短期間（１０〜２０ｎｓ
）流れるが、それ以外の電流は小ざい。ビット線充電の
瞬間には大きな電流が流れるから降圧電位Ｖｃ ｃ １
を一定に保つことは鱈しいが、ビット線の電位は次のア
クティブ時までに戻っていればよい。つまりこの方式で
は、電圧変換回路７１は、大！２１！Ｅが流れる時に降
圧電源電圧Ｖｃ ｃ １が多少変動しても問題にならず
、この様な変換回路７１を作ることは容易である。しか
しこの方式は、周辺回路まで微細化して更にｄＲＡＭを
ａ集積化しようとする場合には対応できない、という欠
点を有する。
えられているものの一つは、第７図に示すようなもので
ある。ｄＲＡＭは、メモリセルアレイ、センスアンプ、
デコーダなどのコア回路７２と周辺回路７３に分けられ
るが、第７図ではコア回路７２に対してのみ電圧変換回
路７１を設けている。即ち周辺回路７３には外部ｘｉ電
圧Ｖｃｃをそのまま供給し、コア回路７２には変換回路
７１によってＶｃｃをＶＣＣＩに降圧して供給するよう
にする。これはチップ面積の大部分を占めるコア回路７
２に着目してコア回路７２のみを微細化する場合に有効
な方式である。コア回路７２の部分は、プリチャージ時
の始めにビット線の充Ｎ電流が短期間（１０〜２０ｎｓ
）流れるが、それ以外の電流は小ざい。ビット線充電の
瞬間には大きな電流が流れるから降圧電位Ｖｃ ｃ １
を一定に保つことは鱈しいが、ビット線の電位は次のア
クティブ時までに戻っていればよい。つまりこの方式で
は、電圧変換回路７１は、大！２１！Ｅが流れる時に降
圧電源電圧Ｖｃ ｃ １が多少変動しても問題にならず
、この様な変換回路７１を作ることは容易である。しか
しこの方式は、周辺回路まで微細化して更にｄＲＡＭを
ａ集積化しようとする場合には対応できない、という欠
点を有する。
第８図は上記の点に鑑み、電源電圧変換回路８１の降圧
した内部ＩＩ？！圧Ｖｃｃｔを、コア回路８２と同時に
周辺回路８３にも供給するようにした方式である。とこ
ろが第７図で説明したように、コア回路のビット線充電
時にはどうしても内部電源電圧Ｖｃｃｓの変動が生じる
。第８図の方式ではこの電３！電圧変動がそのまま周辺
回路８３にも伝わり、この結果周辺回路８３が誤動作を
生じる可能性がある。この周辺回路８３の誤動作を防止
するには、内部電源電圧Ｖｃｃ１を安定化するために電
源電圧変換回路８１の構成素子のディメンジョンを非現
実的な大きさにしなければならず、従って変換回路８１
自身の消費電力も大きくなってしまう、という問題があ
る。
した内部ＩＩ？！圧Ｖｃｃｔを、コア回路８２と同時に
周辺回路８３にも供給するようにした方式である。とこ
ろが第７図で説明したように、コア回路のビット線充電
時にはどうしても内部電源電圧Ｖｃｃｓの変動が生じる
。第８図の方式ではこの電３！電圧変動がそのまま周辺
回路８３にも伝わり、この結果周辺回路８３が誤動作を
生じる可能性がある。この周辺回路８３の誤動作を防止
するには、内部電源電圧Ｖｃｃ１を安定化するために電
源電圧変換回路８１の構成素子のディメンジョンを非現
実的な大きさにしなければならず、従って変換回路８１
自身の消費電力も大きくなってしまう、という問題があ
る。
本発明は、上記した問題を解決した電源電圧変換方式を
採用した半導体集積回路を提供することを目的とする。
採用した半導体集積回路を提供することを目的とする。
本発明は、ＭＯＳトランジスタを大規模に集積形成した
装置において、各回路部の動作特性に着目し、外部から
供給される′Ｒ電源電圧降圧してそれぞれ別の回路領域
に内部′ＩＩｉ源電圧を供給する複数制のｚｍ’；ｒｔ
電圧変換回路内蔵したことを特徴としている。
装置において、各回路部の動作特性に着目し、外部から
供給される′Ｒ電源電圧降圧してそれぞれ別の回路領域
に内部′ＩＩｉ源電圧を供給する複数制のｚｍ’；ｒｔ
電圧変換回路内蔵したことを特徴としている。
本発明によれば、ＭＯＳトランジスタ集積回路の各回路
領域の動作特性に対応して′Ｉｊｉ源電圧変電圧変換回
路ることにより、微ＩＭＯ３Ｉ−ランジスタを大規模に
集積してしかも誤動作ない信頼性の高いものを実現する
ことができる。特にＭＯ３型ｄＲＡＭ等のように時々刻
々負荷電流が大きく変化するものに適用して大きい効果
が得られる。
領域の動作特性に対応して′Ｉｊｉ源電圧変電圧変換回
路ることにより、微ＩＭＯ３Ｉ−ランジスタを大規模に
集積してしかも誤動作ない信頼性の高いものを実現する
ことができる。特にＭＯ３型ｄＲＡＭ等のように時々刻
々負荷電流が大きく変化するものに適用して大きい効果
が得られる。
以下図面を参照して本発明の詳細な説明する。
第１図はｄＲＡＭに適用した一実施例の構成を示す。図
において１０はチップであり、ブロックで模式的に示す
ようにチップ１０内にはコア回路１２と周辺回路１３が
ある。またチップ１ｏ内には外部からの電源電圧Ｖｃｃ
を降圧する二つの電源電圧変換回路１１１．１１２があ
る。一方の変換回路１１１はＶｃｃをＶｃｃｔに降圧し
てコア回路１２に供給するものであり、他方の変換回路
１１２はＶｃｃをＶＣＣ２に降圧して周辺回路１３に供
給するものである。コア回路１２用の電源電圧Ｖｃｃ１
はコア回路１２に大電流が流れる時に若干変化してもよ
く、アクティブ時に元に戻っていればよい。したがって
変換回路１１１は大きい電流駆動能力は必要なく、ディ
メンジョンを小さくし、また消費電力を小さいものとす
ることができる。一方、周辺回路１３用の変換回路１１
２は電源電圧Ｖｃ Ｃ２の変動が極力小さくなるように
、変換回路ｌｉｔ とは異なる構成のものとする。
において１０はチップであり、ブロックで模式的に示す
ようにチップ１０内にはコア回路１２と周辺回路１３が
ある。またチップ１ｏ内には外部からの電源電圧Ｖｃｃ
を降圧する二つの電源電圧変換回路１１１．１１２があ
る。一方の変換回路１１１はＶｃｃをＶｃｃｔに降圧し
てコア回路１２に供給するものであり、他方の変換回路
１１２はＶｃｃをＶＣＣ２に降圧して周辺回路１３に供
給するものである。コア回路１２用の電源電圧Ｖｃｃ１
はコア回路１２に大電流が流れる時に若干変化してもよ
く、アクティブ時に元に戻っていればよい。したがって
変換回路１１１は大きい電流駆動能力は必要なく、ディ
メンジョンを小さくし、また消費電力を小さいものとす
ることができる。一方、周辺回路１３用の変換回路１１
２は電源電圧Ｖｃ Ｃ２の変動が極力小さくなるように
、変換回路ｌｉｔ とは異なる構成のものとする。
第２図は、第１図のコア回路１２側の変換回路１１１の
構成例である。基準電位発生回路２１は降圧電位の目標
値である基準電位ＶＲを作る。この基１ｖ電位ＶＲはバ
ッファ回路２２を介して増幅器２３に入り、この増幅器
２３の出力により出力段ＭＯ３）−ランリスタ２４を制
御して降圧した内部電源電圧Ｖｃｃｌを得る。増幅器２
３に入るｖ１１信号ΦＰは、コア回路１２に充電電流を
流す時にのみこの増幅器２３を動かせるためのものであ
り、これにより増幅器２３での無用な貫通電流を抑える
ようになっている。
構成例である。基準電位発生回路２１は降圧電位の目標
値である基準電位ＶＲを作る。この基１ｖ電位ＶＲはバ
ッファ回路２２を介して増幅器２３に入り、この増幅器
２３の出力により出力段ＭＯ３）−ランリスタ２４を制
御して降圧した内部電源電圧Ｖｃｃｌを得る。増幅器２
３に入るｖ１１信号ΦＰは、コア回路１２に充電電流を
流す時にのみこの増幅器２３を動かせるためのものであ
り、これにより増幅器２３での無用な貫通電流を抑える
ようになっている。
第３図は、第１図の周辺回路１３側の変換回路１１２の
構成例である。周辺回路１３には常に一定の電流１例え
ば１００ｍＡを流すことが必要である。このため適度の
電流駆動能力を持ち、がっＶ ｃ Ｃ２の目標値からの
ずれに応答して一定のＶＣＣ２を得るように構成してい
る。即ち、基準電位発生回路３１がらの基準電位ＶＲを
差動増幅器３２の一つの入力端子に入れ、この差動増幅
器３２の出力で出力段ＭＯＳトランジスタ３３を制御し
て内部ｔｉ電源電圧Ｖｃｃ２を得るが、この出力を差動
増幅器３２に他の入力端子に負帰還して、Ｖｃ ｃ ２
を一定値に保つようにしている。
構成例である。周辺回路１３には常に一定の電流１例え
ば１００ｍＡを流すことが必要である。このため適度の
電流駆動能力を持ち、がっＶ ｃ Ｃ２の目標値からの
ずれに応答して一定のＶＣＣ２を得るように構成してい
る。即ち、基準電位発生回路３１がらの基準電位ＶＲを
差動増幅器３２の一つの入力端子に入れ、この差動増幅
器３２の出力で出力段ＭＯＳトランジスタ３３を制御し
て内部ｔｉ電源電圧Ｖｃｃ２を得るが、この出力を差動
増幅器３２に他の入力端子に負帰還して、Ｖｃ ｃ ２
を一定値に保つようにしている。
この実施例によれば、コア回路１２２周辺回路１３共に
使用素子を微細化して、しかもそれぞれに最適な条件で
降圧した内部電源電圧を与えることができる。即ちコア
回路１２側の変換回路１１１は大きな負荷電流の変化に
対してＶｃｃｒが変動するが、これは動作上問題なく、
帰還回路を設けないため回路構成は簡略なものとするこ
とができ、また無用な貫通１ｉ流を抑えて消費電力も小
さくすることができる。一方、周辺回路１３にはコア回
路１２での大きい電流変動に拘らず、別の変換回路１１
２によりほぼ一定の電Ｎ電圧ＶＣＣ２を与えることがで
きる。こうしてこの実１！例によれば、電源マージンを
高くし、電源電圧変換回路の消費電力および面積を小さ
くすることができる。これによりチップ全体のＭＯＳト
ランジスタを微細化して、しかも信頼性向上を図ったｄ
ＲＡＭを実現することができる。
使用素子を微細化して、しかもそれぞれに最適な条件で
降圧した内部電源電圧を与えることができる。即ちコア
回路１２側の変換回路１１１は大きな負荷電流の変化に
対してＶｃｃｒが変動するが、これは動作上問題なく、
帰還回路を設けないため回路構成は簡略なものとするこ
とができ、また無用な貫通１ｉ流を抑えて消費電力も小
さくすることができる。一方、周辺回路１３にはコア回
路１２での大きい電流変動に拘らず、別の変換回路１１
２によりほぼ一定の電Ｎ電圧ＶＣＣ２を与えることがで
きる。こうしてこの実１！例によれば、電源マージンを
高くし、電源電圧変換回路の消費電力および面積を小さ
くすることができる。これによりチップ全体のＭＯＳト
ランジスタを微細化して、しかも信頼性向上を図ったｄ
ＲＡＭを実現することができる。
本発明は上記実施例に限られず、種々変形して実施する
ことができる。以下にいくつかの変形例を挙げる。
ことができる。以下にいくつかの変形例を挙げる。
第４図は、チップ４０内でコア回路を二つの部分４２１
．４２２に分け、周辺回路も二つの部分に４３１．４３
２に分けてそれぞれの別の電源電圧を与えるようにした
例である。即ち、コア回路４２２には外部電源電圧Ｖｃ
ｃをそのまま与え、コア回路４２１には変換回路４１１
により降圧したＮ課電圧ＶＣＣＩを与える。例えばコア
回路部４２２はワード線及びこれを駆動するクロック・
ジェネレータ部分である。同様に周辺回路部４３２には
外部電源電圧Ｖｃｃをそのまま与え、周辺回路部４３！
には変換回路４１１とは異なる構成の変換回路４１２で
降圧した電源電圧Ｖｃ Ｃ２を与えるようにしている。
．４２２に分け、周辺回路も二つの部分に４３１．４３
２に分けてそれぞれの別の電源電圧を与えるようにした
例である。即ち、コア回路４２２には外部電源電圧Ｖｃ
ｃをそのまま与え、コア回路４２１には変換回路４１１
により降圧したＮ課電圧ＶＣＣＩを与える。例えばコア
回路部４２２はワード線及びこれを駆動するクロック・
ジェネレータ部分である。同様に周辺回路部４３２には
外部電源電圧Ｖｃｃをそのまま与え、周辺回路部４３！
には変換回路４１１とは異なる構成の変換回路４１２で
降圧した電源電圧Ｖｃ Ｃ２を与えるようにしている。
このようにすれば、変換回路の最適設計が更に容易にな
り、より一唐の低消費電力化が図られる。
り、より一唐の低消費電力化が図られる。
第５図は、チップ５ｏ内に３個の変換回路５１ｚ 、５
１２．５１３を設けた例である。、変換回路５１１は電
源電圧Ｖｃ ｃ ｔをコア回路５２に与え、変換回路５
１２．５１３はそれぞ机別の周辺回路部５３１．５３２
に電源電圧ＶＣＣ２゜ＶＣＣ３’＝与える。ここで例え
ば、周辺回路部５３□ニ対づる変換回路５１２はコア回
路５２に対１６２換回路５１１と同じ構成とする。この
実施例にょっ−〔も同様に効果が得られる。
１２．５１３を設けた例である。、変換回路５１１は電
源電圧Ｖｃ ｃ ｔをコア回路５２に与え、変換回路５
１２．５１３はそれぞ机別の周辺回路部５３１．５３２
に電源電圧ＶＣＣ２゜ＶＣＣ３’＝与える。ここで例え
ば、周辺回路部５３□ニ対づる変換回路５１２はコア回
路５２に対１６２換回路５１１と同じ構成とする。この
実施例にょっ−〔も同様に効果が得られる。
第５図とは逆に、周辺回路側に一つの変換回路を設け、
コア回路側に複数の変換回路を設けるようにすることも
勿論可能であり、これによっても同様の効果が得られる
。
コア回路側に複数の変換回路を設けるようにすることも
勿論可能であり、これによっても同様の効果が得られる
。
以上の実施例では、異なる二種の電源電圧変換回路を設
けるようにしたが、必要に応じて３種以上の変換回路を
設けてもよい。また複数個の変換回路の構成を同じとし
ても、互いに他の負荷電流の影響を受けず内部Ｎ課電圧
を所定の回路部に与えることができる点で一定の効果が
得られる。
けるようにしたが、必要に応じて３種以上の変換回路を
設けてもよい。また複数個の変換回路の構成を同じとし
ても、互いに他の負荷電流の影響を受けず内部Ｎ課電圧
を所定の回路部に与えることができる点で一定の効果が
得られる。
第６図は更に他の実７Ｉ！例である。チップ６０内に、
コア回路６２に対する電源電圧変換回路６１ｔを設け、
周辺回路６３に対して別の電源電圧変換回路６１２を設
けているが、ここでは二つの変換回路の基準電圧発生回
路６４を共用させている。このようにすれば、複数の変
換回路を設けることによる面積増大を効果的に抑えるこ
とができる。
コア回路６２に対する電源電圧変換回路６１ｔを設け、
周辺回路６３に対して別の電源電圧変換回路６１２を設
けているが、ここでは二つの変換回路の基準電圧発生回
路６４を共用させている。このようにすれば、複数の変
換回路を設けることによる面積増大を効果的に抑えるこ
とができる。
以上においては専らｄＲＡＭに適用した例を説明したが
、本発明は他の大規模ＭＯ３集積回路に同様に適用する
ことができる。
、本発明は他の大規模ＭＯ３集積回路に同様に適用する
ことができる。
第１図は本発明の一実施例のｄＲＡＭ構成を示す図、第
２図及び第３図はそれぞれ第１図の電源電圧変換回路１
１１及び１１２の構成を示す図、第４図〜第６図は他の
実施例のｄＲＡＭ構成を示す図、第７図及び第８図は従
来のｄＲＡＭ１ｇ成例を示す図である。 １０．４０，５０．６０・・・チップ、１１１゜１１２
．４１１，４１２．５１１，５１２゜５１３．６１１．
６１２・・・１！源雷電圧変換路、１２．４２＋ 、４
２２．５２．６２・・・コア回路、１３ 、 ４３ 里
、 ４３２ 、 ５３ｔ 、 ５３
２ 、 ６３ ・・・周辺回路、ｖ ｃ ｃ ”
’外部ｔａＮ圧、Ｖｃｃｌ。 ＶＣＣ２、ＶＣＣ３・・・内部電源電圧。 第１図 第２図 第３図 第４図 第５図
２図及び第３図はそれぞれ第１図の電源電圧変換回路１
１１及び１１２の構成を示す図、第４図〜第６図は他の
実施例のｄＲＡＭ構成を示す図、第７図及び第８図は従
来のｄＲＡＭ１ｇ成例を示す図である。 １０．４０，５０．６０・・・チップ、１１１゜１１２
．４１１，４１２．５１１，５１２゜５１３．６１１．
６１２・・・１！源雷電圧変換路、１２．４２＋ 、４
２２．５２．６２・・・コア回路、１３ 、 ４３ 里
、 ４３２ 、 ５３ｔ 、 ５３
２ 、 ６３ ・・・周辺回路、ｖ ｃ ｃ ”
’外部ｔａＮ圧、Ｖｃｃｌ。 ＶＣＣ２、ＶＣＣ３・・・内部電源電圧。 第１図 第２図 第３図 第４図 第５図
Claims (5)
- （１）半導体基板に、ＭＯＳトランジスタ回路を集積形
成してなる装置において、外部から供給される電源電圧
を降圧してそれぞれ別の回路領域に内部電源電圧を供給
する複数個の電源電圧変換回路を内蔵したことを特徴と
する半導体集積回路装置。 - （２）ＭＯＳトランジスタ回路はダイナミックＲＡＭで
ある特許請求の範囲第１項記載の半導体集積回路装置。 - （３）複数の電源電圧変換回路は少なくとも二種の異な
る回路構成のものを含む特許請求の範囲第１項記載の半
導体集積回路装置。 - （４）ＭＯＳトランジスタ回路はコア回路と周辺回路を
有するダイナミックＲＡＭであり、複数個の電源電圧変
換回路の一つまたは複数個がコア回路用、他の一つまた
は複数個が周辺回路用である特許請求の範囲第１項記載
の半導体集積回路装置。 - （５）複数個の電源電圧変換回路は基準電圧発生回路を
共有する特許請求の範囲第１項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271817A JP2659699B2 (ja) | 1984-12-25 | 1984-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271817A JP2659699B2 (ja) | 1984-12-25 | 1984-12-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150365A true JPS61150365A (ja) | 1986-07-09 |
| JP2659699B2 JP2659699B2 (ja) | 1997-09-30 |
Family
ID=17505256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59271817A Expired - Lifetime JP2659699B2 (ja) | 1984-12-25 | 1984-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659699B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119960A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 相補型半導体集積回路装置 |
| US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| US6351426B1 (en) | 1995-01-20 | 2002-02-26 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54177877U (ja) * | 1978-06-02 | 1979-12-15 | ||
| JPS5724575A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Solid state image pick up device |
| JPS59151389A (ja) * | 1983-02-18 | 1984-08-29 | Hitachi Ltd | 大規模集積回路 |
-
1984
- 1984-12-25 JP JP59271817A patent/JP2659699B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54177877U (ja) * | 1978-06-02 | 1979-12-15 | ||
| JPS5724575A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Solid state image pick up device |
| JPS59151389A (ja) * | 1983-02-18 | 1984-08-29 | Hitachi Ltd | 大規模集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119960A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 相補型半導体集積回路装置 |
| US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| US6351426B1 (en) | 1995-01-20 | 2002-02-26 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659699B2 (ja) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4037470B2 (ja) | 半導体装置 | |
| US5910924A (en) | Semiconductor integrated circuit including voltage converter effective at low operational voltages | |
| JP4627827B2 (ja) | 半導体集積回路装置 | |
| JP4056107B2 (ja) | 半導体集積回路 | |
| US6574161B2 (en) | Semiconductor integrated circuit device having a hierarchical power source configuration | |
| KR940003891B1 (ko) | 오동작 방지수단을 갖는 반도체장치 | |
| US6046956A (en) | Semiconductor device, word line driver circuit and word line driving method | |
| JPH05198176A (ja) | 電圧供給回路、電圧発生供給回路、電圧レギュレータ、及びバンドギャップ電圧基準ジェネレータ | |
| JPH05334875A (ja) | 半導体記憶装置 | |
| US5255224A (en) | Boosted drive system for master/local word line memory architecture | |
| US5781490A (en) | Multiple staged power up of integrated circuit | |
| KR0170514B1 (ko) | 승압 전원을 갖는 반도체 메모리 장치 | |
| US6504353B2 (en) | Drive power supplying method for semiconductor memory device and semiconductor memory device | |
| JP2000077623A (ja) | 半導体集積回路装置 | |
| KR100283542B1 (ko) | 입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에의해 클램프하는 반도체 기억 장치 | |
| KR100257581B1 (ko) | 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어방법 | |
| JPS60157616A (ja) | サブミクロン半導体ｌｓｉのチツプ内電源変換回路 | |
| US5929539A (en) | Semiconductor memory device adaptable to external power supplies of different voltage levels | |
| JP4306821B2 (ja) | 半導体記憶装置 | |
| JP2000057772A (ja) | 半導体記憶装置 | |
| JPS61150365A (ja) | 半導体集積回路装置 | |
| US5657278A (en) | Restore circuit for semiconductor memory device and structure thereof | |
| JPH10294429A (ja) | 半導体装置 | |
| KR100600461B1 (ko) | 반도체 장치 | |
| JPH0855480A (ja) | 半導体メモリ等の電子回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |