JPS61150246A - 半導体装置 - Google Patents

半導体装置

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JPS61150246A
JPS61150246A JP59271013A JP27101384A JPS61150246A JP S61150246 A JPS61150246 A JP S61150246A JP 59271013 A JP59271013 A JP 59271013A JP 27101384 A JP27101384 A JP 27101384A JP S61150246 A JPS61150246 A JP S61150246A
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JP
Japan
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plastic
stage
chip
leads
lead frame
Prior art date
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Pending
Application number
JP59271013A
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English (en)
Inventor
Eiji Yokota
横田　栄二
Masao Takehiro
武広　正雄
Toyoshige Kawashima
川島　豊茂
Yoshihiro Udouyama
宇藤山　純弘
Takaharu Odou
尾堂　隆治
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS61150246A publication Critical patent/JPS61150246A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置、電子計算装置などの電子回路に用い
られる半導体装置に関するものである。
〔従来の技術〕
従来より通信装置、電子計算装置等の電子回路には半導
体集積回路をプラスチックでパッケージングした半導体
装置が用いられている。この半導体装置のパッケージン
グ工程は、予め半導体集積回路チップを搭載するステー
ジおよび多数の端子用リードをタイバーで連結したリー
ドフレームを金属板より打抜き形成しておき、このリー
ドフレームのステージにチップをグイボンディングし、
次いでチップの電極とリード間を細線にてワイヤボンデ
ィングし、次いでリードの一部およびチップをプラスチ
ックでモールドしたのち、タイバーを切断し、リードを
折曲する諸工程より成っている。従ってパッケージ後の
半導体装置は第３図の断面図に示すように上からプラス
チック１、チップ２、ステージ３、プラスチック１の４
層構造となる。なお４はリード、５は細線である。
〔発明が解決しようとする問題点〕
上記の構成のものにあっては、チップを搭載したステー
ジ３が金属であるためモールドした樹脂１と熱膨張係数
が大きく違い、そのため温度の変化により熱応力が発生
し、搭載したチップ２にクラックを発生させるという問
題があった。
〔問題点を解決するための手段〕
本発明は、上記問題点を解消した半導体装置を提供する
もので、その手段は、半導体集積回路が形成されたチッ
プをステージの上に搭載し、プラスチソクでモールドし
た半導体装置において、前記ステージはプラスチックで
形成されたものであることを特徴とする半導体装置によ
ってなされる。
〔作　用〕
上記半導体装置は、ステージがプラスチックで形成され
たものであるため、外周にモールドしたプラスチックと
熱膨張率の差は無いか又は僅少となる。従って温度の変
化により発生する熱応力は小さくなり、チップのクラッ
ク発生は防止される。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図に本発明の半導体装置を断面図として示す。
本実施例は、第１図の如くチップ１０がプラスチック製
のステージ１１の上に搭載され、リード１２との間にワ
イヤ１３によりワイヤボンディングされた後、全体がプ
ラスチック１４によりモールドされたも、のである。
以上のような半導体装置は例えば次のようにしく３） て作成される。すなわち、まず第２図ａの如くリード２
０をタイバー２１で連結して形成したリードフレーム２
２と、第２図すの如くリード２０が嵌合される四部２３
を有するプラスチック製のステージ２４を用意する。次
に第２図Ｃの如（リードフレーム２２とステージ２４を
はめ込み又は接着剤により接合し、さらにステージ２４
上にＡｇペーストによりデツプ２５を接着する。その後
の工程は従来と同様にしてワイヤボンディング、プラス
チックモールド後、リードフレーム２２のタイバーを切
断し、リード２０を規定の寸法に折曲して完成する。
このように形成された本実施例は第１図の断面図に示す
ように上からプラスチック１４、チップ１０、プラスチ
ック製ステージ１１、プラスチック１４があり、材料的
にはプラスチック、シリコン、プラスチックの三層構造
となる。従って熱応力が減小しチップのクラックは防止
される。
〔発明の効果〕
以上説明したように本発明によれば、ステージがプラス
チックであるため、外周にモールドしたプラスチックと
熱膨張の差が無くなるか又は僅小となるため、温度変化
により発生する熱応力は少なくなり、チップのクランク
発生を防止することができる。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は本発明の実施例の半導体装置の作成法を説明す
るための図、第３図は従来の半導体装置を示す断面図で
ある。 図中、１０はチップ、１１はステージ、１２はリード、
１３はワイヤ、】４はプラスチックモールドをそれぞれ
示す。

Claims (1)

    【特許請求の範囲】
  1. １、半導体集積回路が形成されたチップをステージの上
    に搭載し、プラスチックでモールドした半導体装置にお
    いて、前記ステージはプラスチックで形成されたもので
    あることを特徴とする半導体装置。
JP59271013A 1984-12-24 1984-12-24 半導体装置 Pending JPS61150246A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59271013A JPS61150246A (ja) 1984-12-24 1984-12-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59271013A JPS61150246A (ja) 1984-12-24 1984-12-24 半導体装置

Publications (1)

Publication Number Publication Date
JPS61150246A true JPS61150246A (ja) 1986-07-08

Family

ID=17494190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59271013A Pending JPS61150246A (ja) 1984-12-24 1984-12-24 半導体装置

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JP (1) JPS61150246A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412560A (en) * 1987-07-07 1989-01-17 Nec Corp Semiconductor device
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412560A (en) * 1987-07-07 1989-01-17 Nec Corp Semiconductor device
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit

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