JPH0384958A - マルチチップパッケージの製造方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、基板上に少なくとも2個以上のICチップが
搭載されたマルチチップパッケージの製造方法に関する
。
搭載されたマルチチップパッケージの製造方法に関する
。
[従来の技術]
従来、この種のマルチチップパッケージは、配線パター
ンが形成された基板上に複数のICチップを搭載し、配
線パターンとICチップとをワイヤボンディングして構
成されたものとなっている。
ンが形成された基板上に複数のICチップを搭載し、配
線パターンとICチップとをワイヤボンディングして構
成されたものとなっている。
基板にはセラミック基板が使用されることが多いが、放
熱性及びICチップへの低ストレス化を考慮する場合に
はシリコン基板を使用することもある。
熱性及びICチップへの低ストレス化を考慮する場合に
はシリコン基板を使用することもある。
第4図(a)乃至(C)は従来のマルチチップパッケー
ジの製造方法を工程順に示す斜視図である。
ジの製造方法を工程順に示す斜視図である。
先ず、第4図(a)に示すように、シリコン基板1上の
3wi所のICチップ搭載部に夫々ダイアタッチメタラ
イズ(ICチップ搭載部の金属層)2及び配線パターン
′7を形成する。ダイアタッチメタライズ2は、シリコ
ン基板1と電気的に導通させるため、シリコン基板l上
に直接形成される。
3wi所のICチップ搭載部に夫々ダイアタッチメタラ
イズ(ICチップ搭載部の金属層)2及び配線パターン
′7を形成する。ダイアタッチメタライズ2は、シリコ
ン基板1と電気的に導通させるため、シリコン基板l上
に直接形成される。
また、配線パターン7は、シリコン基板1上のダイアタ
ッチメタライズ2を除く領域にNsto2又はSi3N
4系絶縁膜を介して形成される。
ッチメタライズ2を除く領域にNsto2又はSi3N
4系絶縁膜を介して形成される。
次に、第4図(b)に示すように、ダイアタッチメタラ
イズ2上にICチップ3を接合(グイボンド)する。こ
の接合工程における接合材料としては、コストの低減及
びICチップへの低ストレス化のためにエポキシ系樹脂
が広く使用されているが、ICチップ3の低熱及び低抵
抗化並びにシリコン基板1との導通性等を考慮する場合
にはAu−8i共晶合金による接合が一般的である。
イズ2上にICチップ3を接合(グイボンド)する。こ
の接合工程における接合材料としては、コストの低減及
びICチップへの低ストレス化のためにエポキシ系樹脂
が広く使用されているが、ICチップ3の低熱及び低抵
抗化並びにシリコン基板1との導通性等を考慮する場合
にはAu−8i共晶合金による接合が一般的である。
次に、第4図(C)に示すように、各ICチップ3と配
線パターン7とをボンディングワイヤ5によって接続す
る。その後、このシリコン基板1に封止等を施してマル
チチップパッケージを製造している。
線パターン7とをボンディングワイヤ5によって接続す
る。その後、このシリコン基板1に封止等を施してマル
チチップパッケージを製造している。
[発明が解決しようとする課題]
しかしながら、上述した従来のマルチチップパッケージ
の製造方法においては、ICチップ3のグイボンドに先
立ち、基板上にダイアタッチメタライズ2の他に配線パ
ターン7を形成する必要がある。このため、基板の製造
工期に時間を要し、コストが高くなると共に、配線パタ
ーンの変更が必要な場合に新たに基板を作成し直さなけ
ればならないといろ問題点がある。
の製造方法においては、ICチップ3のグイボンドに先
立ち、基板上にダイアタッチメタライズ2の他に配線パ
ターン7を形成する必要がある。このため、基板の製造
工期に時間を要し、コストが高くなると共に、配線パタ
ーンの変更が必要な場合に新たに基板を作成し直さなけ
ればならないといろ問題点がある。
また、ICチップ3のグイボンドをAu−8i共品合金
法によって行なう場合に、加熱温度が400℃以上にな
るため絶縁材料として有機物及び樹脂等を使用すること
ができないという問題点がある。
法によって行なう場合に、加熱温度が400℃以上にな
るため絶縁材料として有機物及び樹脂等を使用すること
ができないという問題点がある。
更に、従来のマルチチップパッケージの製造方法では、
ダイアタッチメタライズ2と配線パターン7との段差が
小さくなり、ICチップ3と配線パターン7との段差が
大きくなるので、ボンディングワイヤ5の理想的な形状
を確保するのが困難である。これを改善するためには、
ICチップ8の裏面を研磨するか、ダイアタッチメタラ
イズ2の直下の基板を窪ませることによりICチップ3
と配線パターン7との段差を縮小すれば良いが、この場
合には、マルチチップパッケージの製造歩留りが低下す
るという問題点がある。
ダイアタッチメタライズ2と配線パターン7との段差が
小さくなり、ICチップ3と配線パターン7との段差が
大きくなるので、ボンディングワイヤ5の理想的な形状
を確保するのが困難である。これを改善するためには、
ICチップ8の裏面を研磨するか、ダイアタッチメタラ
イズ2の直下の基板を窪ませることによりICチップ3
と配線パターン7との段差を縮小すれば良いが、この場
合には、マルチチップパッケージの製造歩留りが低下す
るという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
製造工期が短く、配線パターンの設計及び変更が容易で
あり、しかもボンディングワイヤを安定した形状で接続
することができるマルチチップパッケージの製造方法を
提供することを目的とする。
製造工期が短く、配線パターンの設計及び変更が容易で
あり、しかもボンディングワイヤを安定した形状で接続
することができるマルチチップパッケージの製造方法を
提供することを目的とする。
[課題を解決するための手段]
本発明に係るマルチチップパッケージの製造方法は、基
板上に少なくとも2個以上のICチップが搭載されたマ
ルチチップパッケージの製造方法において、前記基板上
の前記ICチップが搭載される部位に前記ICチップよ
りも大きな面積の金属層を形成する工程と、この金属層
上に前記ICチップを接合する工程と、前記基板上の前
記ICチップが配置されない領域に配線パターンを接着
する工程と、前記ICチップと前記配線パターンとをワ
イヤボンディングする工程とを有することを特徴とする
。
板上に少なくとも2個以上のICチップが搭載されたマ
ルチチップパッケージの製造方法において、前記基板上
の前記ICチップが搭載される部位に前記ICチップよ
りも大きな面積の金属層を形成する工程と、この金属層
上に前記ICチップを接合する工程と、前記基板上の前
記ICチップが配置されない領域に配線パターンを接着
する工程と、前記ICチップと前記配線パターンとをワ
イヤボンディングする工程とを有することを特徴とする
。
[作用]
本発明においては、基板上のICチップを配置する部位
にダイアタッチメタライズだけを形成した後に、このダ
イアタッチメタライズ上にICチップをグイボンドする
。そして、基板上のICチップが配置されない領域に配
線パターンを接着している。このため、基板及び配線パ
ターンを夫々別個に設計及び製造することができるので
、基板の製造工期が短くなり、製造コストを低減するこ
とができる。また、基板及び配線パターンを容易に設計
又は変更することができる。
にダイアタッチメタライズだけを形成した後に、このダ
イアタッチメタライズ上にICチップをグイボンドする
。そして、基板上のICチップが配置されない領域に配
線パターンを接着している。このため、基板及び配線パ
ターンを夫々別個に設計及び製造することができるので
、基板の製造工期が短くなり、製造コストを低減するこ
とができる。また、基板及び配線パターンを容易に設計
又は変更することができる。
また、本発明では、ICチップのグイボンドを行なった
後に配線パターンを形成するため、配線等の絶縁材料と
して有機物又は樹脂等を使用することができる。
後に配線パターンを形成するため、配線等の絶縁材料と
して有機物又は樹脂等を使用することができる。
更に、本発明においては、リードフレーム及び配線パタ
ーンフィルム等の配線パターンを接着する方式を使用し
ているため、ダイアタッチメタライズよりも高い位置に
配線パターンが形成される。
ーンフィルム等の配線パターンを接着する方式を使用し
ているため、ダイアタッチメタライズよりも高い位置に
配線パターンが形成される。
このため、ICチップと配線パターンとの段差を小さく
することができる。従って、ボンディングワイヤにより
ICチップと配線パターンとを接続した場合に、ボンデ
ィングワイヤの形状を安定した理想的な形状にすること
ができる。
することができる。従って、ボンディングワイヤにより
ICチップと配線パターンとを接続した場合に、ボンデ
ィングワイヤの形状を安定した理想的な形状にすること
ができる。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)乃至(e)は本発明の第1の実施例に係る
マルチチップパッケージの製造方法を工程順に示す斜視
図である。
マルチチップパッケージの製造方法を工程順に示す斜視
図である。
先ず、第1図(a)に示すように、シリコン基板1上に
StO□又はSi3N4系の絶縁膜(図示せず)を形成
した後に、シリコン基板1上の3箇所のIC搭載部に選
択的なエツチングを施して前記絶縁膜を除去し、基板側
からTi膜及びAu膜(いずれも図示せず)を順次積層
してダイアタッチメタライズ2を形成する。これにより
、ダイアタッチメタライズ2はシリコン基板1と電気的
に導通が保たれている。
StO□又はSi3N4系の絶縁膜(図示せず)を形成
した後に、シリコン基板1上の3箇所のIC搭載部に選
択的なエツチングを施して前記絶縁膜を除去し、基板側
からTi膜及びAu膜(いずれも図示せず)を順次積層
してダイアタッチメタライズ2を形成する。これにより
、ダイアタッチメタライズ2はシリコン基板1と電気的
に導通が保たれている。
次に、第1図(b)に示すように、シリコン基板1を4
00℃以上に加熱した後に、ダイアタッチメタライズ2
上にAu−81合金テープを介してICチップ3を接合
する。これにより、ICチップ3のグイボンドを行なう
。
00℃以上に加熱した後に、ダイアタッチメタライズ2
上にAu−81合金テープを介してICチップ3を接合
する。これにより、ICチップ3のグイボンドを行なう
。
次に、第1図(C)に示すように、シリコン基板1上の
ICチップ3と嵌合する領域及び所定の配線パターンが
形成されたリードフレーム4を用意する。このリードフ
レーム4は所定の配線パターンからなる内部リード4a
と、この内部リード4aを保穫及び支持するために内部
リード4aの外周に形成された外部ダイパー4bと、内
部り一ド4aのICチップ3に接続される部位を固定す
る内部ダイパー4cとから構成されている。
ICチップ3と嵌合する領域及び所定の配線パターンが
形成されたリードフレーム4を用意する。このリードフ
レーム4は所定の配線パターンからなる内部リード4a
と、この内部リード4aを保穫及び支持するために内部
リード4aの外周に形成された外部ダイパー4bと、内
部り一ド4aのICチップ3に接続される部位を固定す
る内部ダイパー4cとから構成されている。
そして、第1図(d)に示すように、このリードフレー
ム4をシリコン基板1上に接着剤により接着した後に、
内部リード4aだけを残し、外部ダイパー4b及び内部
ダイパー4cを取り除く。
ム4をシリコン基板1上に接着剤により接着した後に、
内部リード4aだけを残し、外部ダイパー4b及び内部
ダイパー4cを取り除く。
次いで、第1図(e)に示すように、ICチップ3と内
部リード4aとをボンディングワイヤ5により接続する
。その後、このシリコン基板1に封止等の所定の加工を
施すことによりマルチチップパッケージを製造すること
ができる。
部リード4aとをボンディングワイヤ5により接続する
。その後、このシリコン基板1に封止等の所定の加工を
施すことによりマルチチップパッケージを製造すること
ができる。
第2図(a)乃至(d)は本発明の第2の実施例に係る
マルチチップパッケージの製造方法を工程順に示す斜視
図である。本実施例は、第1の実施例におけるリードフ
レームの替わりに配線パターンフィルムを使用している
点が第1の実施例とは異なっている。従って、第1図と
同一物には同一符号を付してその詳細な説明を省略する
。
マルチチップパッケージの製造方法を工程順に示す斜視
図である。本実施例は、第1の実施例におけるリードフ
レームの替わりに配線パターンフィルムを使用している
点が第1の実施例とは異なっている。従って、第1図と
同一物には同一符号を付してその詳細な説明を省略する
。
先ず、第2図(a)に示すように、シリコン基板1上に
ダイアタッチメタライズ2を形成する。
ダイアタッチメタライズ2を形成する。
次に、第2図(b)に示すように、ダイアタッチメタラ
イズ2上にAu−8i合金テープを介してICチップ3
をダイボンドした後に、ICチップ3と嵌合される開口
部及び所定の配線パターンが形成された配線パターンフ
ィルム6を接着剤によりシリコン基板1上に接着する。
イズ2上にAu−8i合金テープを介してICチップ3
をダイボンドした後に、ICチップ3と嵌合される開口
部及び所定の配線パターンが形成された配線パターンフ
ィルム6を接着剤によりシリコン基板1上に接着する。
この配線パターンフィルム6は、ポリイミド等の有機物
を素材とするフィルムベース6bと、パターン密度を高
めるためにフィルムベース6bの両面に金属箔等によっ
て形成された配線パターン6aと、フィルムベース6b
の両面に形成された配線パターン6aを接続するスルー
ホール6Cとから構成されている。
を素材とするフィルムベース6bと、パターン密度を高
めるためにフィルムベース6bの両面に金属箔等によっ
て形成された配線パターン6aと、フィルムベース6b
の両面に形成された配線パターン6aを接続するスルー
ホール6Cとから構成されている。
次に、第2図(C)に示すように、シリコン基板1上に
配線パターンフィルム6を接着した後に、第2図(d)
に示すように、ICチップ3と配線パターン6aとをボ
ンディングワイヤ5により接続する。その後、このシリ
コン基板1に封止等の所定の加工を施すことによりマル
チチップパッケージを製造することができる。
配線パターンフィルム6を接着した後に、第2図(d)
に示すように、ICチップ3と配線パターン6aとをボ
ンディングワイヤ5により接続する。その後、このシリ
コン基板1に封止等の所定の加工を施すことによりマル
チチップパッケージを製造することができる。
本実施例においては、シリコン基板1上に複数の配線パ
ターンフィルム6を積層させてICチップ3の配線を形
成することができるので、マルチチップパッケージの実
装密度をより一層高めることができる。
ターンフィルム6を積層させてICチップ3の配線を形
成することができるので、マルチチップパッケージの実
装密度をより一層高めることができる。
第3図(a)乃至(C)は第1及び第2の実施例並びに
従来例に係るマルチチップパッケージのボンディングワ
イヤ付近における断面構造を示す模式図であり、第3図
(a)は第1の実施例によるもの、第3図(b)は第2
の実施例によるもの、第3図(C)は従来法によるもの
を夫々示す図である。なお、第3図において、第1図、
第2図及び第4図と同一物には同一符号を付してその詳
細な説明を省略する。
従来例に係るマルチチップパッケージのボンディングワ
イヤ付近における断面構造を示す模式図であり、第3図
(a)は第1の実施例によるもの、第3図(b)は第2
の実施例によるもの、第3図(C)は従来法によるもの
を夫々示す図である。なお、第3図において、第1図、
第2図及び第4図と同一物には同一符号を付してその詳
細な説明を省略する。
第3図(a)に示すように、第1の実施例に係るマルチ
チップパッケージにおいては、シリコン基板1上に所定
の厚さを有する内部リード4aが接着層9を介して配置
されている。このため、内部リード4aとICチップ3
との段差が小さくなるので、ボンディングワイヤ5を理
想的な形状で形成することができる。また、ICチップ
3は、TiM2a及びAu@2bからなるダイアタッチ
メタライズ2上に、Au−8i合金層8によって接合さ
れているが、この接合は、シリコン基板1上に内部リー
ド4aを接着する以前に行われる。
チップパッケージにおいては、シリコン基板1上に所定
の厚さを有する内部リード4aが接着層9を介して配置
されている。このため、内部リード4aとICチップ3
との段差が小さくなるので、ボンディングワイヤ5を理
想的な形状で形成することができる。また、ICチップ
3は、TiM2a及びAu@2bからなるダイアタッチ
メタライズ2上に、Au−8i合金層8によって接合さ
れているが、この接合は、シリコン基板1上に内部リー
ド4aを接着する以前に行われる。
このため、内部リード4aの絶縁材料として有機物又は
樹脂等を使用することができる。
樹脂等を使用することができる。
また、第3図(b)に示すように、第2の実施例に係る
マルチチップパッケージにおいても、配線パターンフィ
ルム6とICチップ3との段差が小さいので、ボンディ
ングワイヤ6を理想的な形状で形成することができる。
マルチチップパッケージにおいても、配線パターンフィ
ルム6とICチップ3との段差が小さいので、ボンディ
ングワイヤ6を理想的な形状で形成することができる。
一方、第3図(C)に示すように、従来のマルチチップ
パッケージにおいては、シリコン基板1上に絶縁膜10
を介して形成された配線パターン7とダイアタッチメタ
ライズ2との段差が小さく、配線パターン7とダイアタ
ッチメタライズ2上のICチップ3との段差が大きい。
パッケージにおいては、シリコン基板1上に絶縁膜10
を介して形成された配線パターン7とダイアタッチメタ
ライズ2との段差が小さく、配線パターン7とダイアタ
ッチメタライズ2上のICチップ3との段差が大きい。
このため、従来の製造方法では、ボンディングワイヤ5
の形状に無理が生じ、接続部が不安定であるという欠点
がある。
の形状に無理が生じ、接続部が不安定であるという欠点
がある。
[発明の効果2
以上説明したように本発明によれば、ICチップを基板
上にダイボンドした後に、この基板上に配線パターンを
接着している。このため、基板及び配線パターンを別個
に設計及び製造することができるので、マルチチップパ
ッケージの製造工期を短縮することができ、コストの低
減を図ることができると共に、基板及び配線パターンを
容易に設計又は変更することができる。、特にダイアタ
ッチメタライズを基板全面に設ければ、設計変更に際し
、配線パターンの変更のみで対処することができる。
上にダイボンドした後に、この基板上に配線パターンを
接着している。このため、基板及び配線パターンを別個
に設計及び製造することができるので、マルチチップパ
ッケージの製造工期を短縮することができ、コストの低
減を図ることができると共に、基板及び配線パターンを
容易に設計又は変更することができる。、特にダイアタ
ッチメタライズを基板全面に設ければ、設計変更に際し
、配線パターンの変更のみで対処することができる。
また、本発明は、ICチップのグイボンドを行なった後
に配線パターンを形成するため、配線等の絶縁材料とし
て有機物又は樹脂等を使用することができる。
に配線パターンを形成するため、配線等の絶縁材料とし
て有機物又は樹脂等を使用することができる。
更に、本発明によれば、ICチップと配線パターンとの
段差を小さくすることができるので、ボンディングワイ
ヤを理想的な形状で形成することができる。
段差を小さくすることができるので、ボンディングワイ
ヤを理想的な形状で形成することができる。
第1図(a)乃至(e)は本発明の第1の実施例に係る
マルチチップパッケージの製造方法を工程順に示す斜視
図、第2図(a)乃至Cd)は本発明の第2の実施例に
係るマルチチップパッケージの製造方法を工程順に示す
斜視図、第8図(a)乃至(C)は第1及び第2の実施
例並びに従来例に係るマルチチップパッケージのボンデ
ィングワイヤ付近における断面構造を示す模式図、第4
図(a)乃至(C)は従来のマルチチップパッケージの
製造方法を工程順に示す斜視図である。 1;シリコン基板、2;ダイアタッチメタライズ、2a
;Ti膜、2 b ; A u膜、3;ICチップ、4
;リードフレーム、4a;内部リード、4b;外部ダイ
パー、4c内部ダイパー、5;ボンディングワイヤ、6
;配線パターンフィルム、6a、7;配線パターン、e
b;フィルムベース、6c;スルーホール、8;Au−
8i合金層、9;接着層、10:絶縁膜
マルチチップパッケージの製造方法を工程順に示す斜視
図、第2図(a)乃至Cd)は本発明の第2の実施例に
係るマルチチップパッケージの製造方法を工程順に示す
斜視図、第8図(a)乃至(C)は第1及び第2の実施
例並びに従来例に係るマルチチップパッケージのボンデ
ィングワイヤ付近における断面構造を示す模式図、第4
図(a)乃至(C)は従来のマルチチップパッケージの
製造方法を工程順に示す斜視図である。 1;シリコン基板、2;ダイアタッチメタライズ、2a
;Ti膜、2 b ; A u膜、3;ICチップ、4
;リードフレーム、4a;内部リード、4b;外部ダイ
パー、4c内部ダイパー、5;ボンディングワイヤ、6
;配線パターンフィルム、6a、7;配線パターン、e
b;フィルムベース、6c;スルーホール、8;Au−
8i合金層、9;接着層、10:絶縁膜
Claims (1)
- (1)基板上に少なくとも2個以上のICチップが搭載
されたマルチチップパッケージの製造方法において、前
記基板上の前記ICチップが搭載される部位に前記IC
チップよりも大きな面積の金属層を形成する工程と、こ
の金属層上に前記ICチップを接合する工程と、前記基
板上の前記ICチップが配置されない領域に配線パター
ンを接着する工程と、前記ICチップと前記配線パター
ンとをワイヤボンディングする工程とを有することを特
徴とするマルチチップパッケージの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1222266A JPH0384958A (ja) | 1989-08-29 | 1989-08-29 | マルチチップパッケージの製造方法 |
US07/573,260 US5102831A (en) | 1989-08-29 | 1990-08-24 | Method of manufacturing multi-chip package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1222266A JPH0384958A (ja) | 1989-08-29 | 1989-08-29 | マルチチップパッケージの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0384958A true JPH0384958A (ja) | 1991-04-10 |
Family
ID=16779693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1222266A Pending JPH0384958A (ja) | 1989-08-29 | 1989-08-29 | マルチチップパッケージの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5102831A (ja) |
JP (1) | JPH0384958A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384488A (en) * | 1992-06-15 | 1995-01-24 | Texas Instruments Incorporated | Configuration and method for positioning semiconductor device bond pads using additional process layers |
US6467163B1 (en) * | 1992-08-03 | 2002-10-22 | Robert A. Laschinski | Universal component mounting structure for surface mountable electronic devices |
US5665649A (en) * | 1993-05-21 | 1997-09-09 | Gardiner Communications Corporation | Process for forming a semiconductor device base array and mounting semiconductor devices thereon |
WO1999025165A2 (en) * | 1997-11-06 | 1999-05-20 | Lockheed Martin Corporation | Modular and multifunctional structure |
US5899705A (en) * | 1997-11-20 | 1999-05-04 | Akram; Salman | Stacked leads-over chip multi-chip module |
US6510606B2 (en) * | 1998-06-15 | 2003-01-28 | Lockheed Martin Corporation | Multichip module |
KR100499134B1 (ko) * | 2002-10-28 | 2005-07-04 | 삼성전자주식회사 | 압축 접합 방법 |
US20220199500A1 (en) * | 2020-12-18 | 2022-06-23 | Stmicroelectronics S.R.L. | Method of manufacturing semiconductor devices, component for use therein and corresponding semiconductor device |
-
1989
- 1989-08-29 JP JP1222266A patent/JPH0384958A/ja active Pending
-
1990
- 1990-08-24 US US07/573,260 patent/US5102831A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
Also Published As
Publication number | Publication date |
---|---|
US5102831A (en) | 1992-04-07 |
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