JPS61150181A - フア−ストイン・フア−ストアウト方式レジスタの制御方式 - Google Patents
フア−ストイン・フア−ストアウト方式レジスタの制御方式Info
- Publication number
- JPS61150181A JPS61150181A JP59278022A JP27802284A JPS61150181A JP S61150181 A JPS61150181 A JP S61150181A JP 59278022 A JP59278022 A JP 59278022A JP 27802284 A JP27802284 A JP 27802284A JP S61150181 A JPS61150181 A JP S61150181A
- Authority
- JP
- Japan
- Prior art keywords
- status
- signal
- register
- reception
- active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はファーストイン・ファーストアウト方式レジス
タの制御方式に関するものである。
タの制御方式に関するものである。
（従来技術）
ファーストイン・ファーストアウト方式レジスタは情報
を一時的に蓄積する場合に用いられるものであ多情報の
入出力動作において、入力した順に出力する方式を採っ
ている。
を一時的に蓄積する場合に用いられるものであ多情報の
入出力動作において、入力した順に出力する方式を採っ
ている。
ファーストイン・ファーストアウト方式レジスタを用い
たデータ通信における一般的なシステム構成はホスト・
プロセッサ１１０と、このホスト・プロセッサ１１０に
接続される通信用周辺装置１２０と、この通信用周辺装
置１２０内に設けた受信制御部１３０と、この受信制御
部１３０に接続されるモデム装置１４０とを含み、ホス
トプロセッサ１１０と通信用周辺装置１２０との間に設
けたインタフェース信号線１５０および通信用周辺装置
１２０とモデム装置１４０との間に設けたインタフェー
ス信号線１６０によシ構成されている。
たデータ通信における一般的なシステム構成はホスト・
プロセッサ１１０と、このホスト・プロセッサ１１０に
接続される通信用周辺装置１２０と、この通信用周辺装
置１２０内に設けた受信制御部１３０と、この受信制御
部１３０に接続されるモデム装置１４０とを含み、ホス
トプロセッサ１１０と通信用周辺装置１２０との間に設
けたインタフェース信号線１５０および通信用周辺装置
１２０とモデム装置１４０との間に設けたインタフェー
ス信号線１６０によシ構成されている。
受信制御部１３０は第５図に示すようにファーストイン
・ファーストアウト方式の受信データレジスタ１０〜１
２と、この受信データレジスタ１２に接続される受信シ
フトレジスタ１３と、受信データレジスタ１２への２重
書き込みを検出するエラー検出部１４と、このエラー検
出部１４で検出される以外のエラー状態たとえばパリテ
ィエ２−などを検出するエラー検出部１５と、エラー検
出部１４．１５の出力を受信データレジスタ１０゜１１
．１２の受信データと対応させて格納しておくファース
トイン・ファーストアウト方式のステータス・レジスタ
１６〜２１と、各種のエラー要因によ〕ホストプロセッ
サへの割り込みを発生させる割り込み発生部２２とから
構成されている。
・ファーストアウト方式の受信データレジスタ１０〜１
２と、この受信データレジスタ１２に接続される受信シ
フトレジスタ１３と、受信データレジスタ１２への２重
書き込みを検出するエラー検出部１４と、このエラー検
出部１４で検出される以外のエラー状態たとえばパリテ
ィエ２−などを検出するエラー検出部１５と、エラー検
出部１４．１５の出力を受信データレジスタ１０゜１１
．１２の受信データと対応させて格納しておくファース
トイン・ファーストアウト方式のステータス・レジスタ
１６〜２１と、各種のエラー要因によ〕ホストプロセッ
サへの割り込みを発生させる割り込み発生部２２とから
構成されている。
第４図において、通信用周辺装置１２０はそデム装置１
４０から受信したデータをホストプロセッサ１１０が通
信用周辺装置１２０から引き取るのが遅れる場合、さら
にデータの受信が続くと、第５図の受信データレジスタ
１０．１１．１２がやがてフル状態にな夛、さらには受
信シフトレジスタ１３から受信バッファ１２への２重書
き込みが行なわれる。この２重書き込みが行なわれた状
態は受信オーバランと呼ばれ、他のエラー状態がエラー
検出部１５で検出されるのと同時にエラー検出部１４で
検出される。実際にホストプロセッサがこの検出を知る
ことができるのは、他のエラー情報がステータスレジス
タ２０．２１を通してステータスレジスタ１９に格納さ
れるのと同様にこの受信オーバランのステータス情報が
ステータスレジスタ１７．１８を通してステータスレジ
スタ１６に格納され割シ込み発生部２２からの割９込み
信号＠３４が活性になった時でホストプロセッサが受信
データレジスタ１０，１１から受信データを読み出し受
信データレジスタ１２の受信データが受信データレジス
タＩＯＫ格納された時である。
４０から受信したデータをホストプロセッサ１１０が通
信用周辺装置１２０から引き取るのが遅れる場合、さら
にデータの受信が続くと、第５図の受信データレジスタ
１０．１１．１２がやがてフル状態にな夛、さらには受
信シフトレジスタ１３から受信バッファ１２への２重書
き込みが行なわれる。この２重書き込みが行なわれた状
態は受信オーバランと呼ばれ、他のエラー状態がエラー
検出部１５で検出されるのと同時にエラー検出部１４で
検出される。実際にホストプロセッサがこの検出を知る
ことができるのは、他のエラー情報がステータスレジス
タ２０．２１を通してステータスレジスタ１９に格納さ
れるのと同様にこの受信オーバランのステータス情報が
ステータスレジスタ１７．１８を通してステータスレジ
スタ１６に格納され割シ込み発生部２２からの割９込み
信号＠３４が活性になった時でホストプロセッサが受信
データレジスタ１０，１１から受信データを読み出し受
信データレジスタ１２の受信データが受信データレジス
タＩＯＫ格納された時である。
したがって、従来のファーストイン・ファーストアウト
方式レジスタの制御方式は受信オーバランが検出されて
も受信オーバランを起こした受信データに先行するすべ
ての受信データが読み出されるまでホストプロセッサが
他のエラー状態と同様受信オーバランの発生を知ること
ができず、実際に受信オーバランが生じてからそのこと
をホストプロセッサが知るまでには受信データレジスタ
の数の分だけ余分に時間を費してしまうことＫなる等の
欠点を有していた。
方式レジスタの制御方式は受信オーバランが検出されて
も受信オーバランを起こした受信データに先行するすべ
ての受信データが読み出されるまでホストプロセッサが
他のエラー状態と同様受信オーバランの発生を知ること
ができず、実際に受信オーバランが生じてからそのこと
をホストプロセッサが知るまでには受信データレジスタ
の数の分だけ余分に時間を費してしまうことＫなる等の
欠点を有していた。
（発明の目的）
本発明の目的は、従来のファーストイン・ファーストア
ウト方式レジスタの制御方式の欠点を除去シ、ファース
トイン・ファーストアウト方式レジスタから、余分な時
間を費すことなく必要とする情報を出力することができ
るファーストイン・ファーストアウト方式レジスタの制
御方式を提供することにある。
ウト方式レジスタの制御方式の欠点を除去シ、ファース
トイン・ファーストアウト方式レジスタから、余分な時
間を費すことなく必要とする情報を出力することができ
るファーストイン・ファーストアウト方式レジスタの制
御方式を提供することにある。
（発明の構成）
本発明によれば、１ワードＭ（ｍｉ、ｉｗｌ 〜Ｍ）ビ
ット構成され、Ｎワードのサイズを持ち、１ワード単位
で入力した項番に出力するファーストイン・ファースト
アウト方式レジスタにおいて、１ワード単位の出力動作
とは別に、ｍｉビットをｊサイズ幅（ｊ≦Ｎ）で出力し
、前記ｊ本の出力を入力とする論理回路を設け、入力し
た贋番に出力するのとは別に前記ｊサイズ幅の出力を得
るようＫしたことを特徴とするファーストイン・ファー
ストアウト方式レジスタの制御方式が得られる。
ット構成され、Ｎワードのサイズを持ち、１ワード単位
で入力した項番に出力するファーストイン・ファースト
アウト方式レジスタにおいて、１ワード単位の出力動作
とは別に、ｍｉビットをｊサイズ幅（ｊ≦Ｎ）で出力し
、前記ｊ本の出力を入力とする論理回路を設け、入力し
た贋番に出力するのとは別に前記ｊサイズ幅の出力を得
るようＫしたことを特徴とするファーストイン・ファー
ストアウト方式レジスタの制御方式が得られる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例を示し、第２図は本実施例
の主要部の詳細を示す。第１図および第２図において、
本実施例はファーストイン・ファーストアウト方式レジ
スタを通信用周辺装置に用いた場合である。なお、本実
施例においては従来の同一部分を同一番号で記す。
。第１図は本発明の一実施例を示し、第２図は本実施例
の主要部の詳細を示す。第１図および第２図において、
本実施例はファーストイン・ファーストアウト方式レジ
スタを通信用周辺装置に用いた場合である。なお、本実
施例においては従来の同一部分を同一番号で記す。
本実施例はホスト・プロセッサ１１０と、このホストプ
ロセッサ１１０にインタフェース信号線１５０を介して
接続され、インタフェース信号全送受する通信用周辺装
置１２０′と、この通信用周辺装置１２０’内に設けた
受信制御部１３０／と、この受信制御部１３０’にイン
タフェース信号線１５０を介して接続されインタフェー
ス信号を送受するモデム装置とを含む。
ロセッサ１１０にインタフェース信号線１５０を介して
接続され、インタフェース信号全送受する通信用周辺装
置１２０′と、この通信用周辺装置１２０’内に設けた
受信制御部１３０／と、この受信制御部１３０’にイン
タフェース信号線１５０を介して接続されインタフェー
ス信号を送受するモデム装置とを含む。
受信制御部１３０′は第２図に示すように、出力信号を
受信パラレル・データ線を介して送出するファーストイ
ン・ファーストアウト方式の受信データレジスタ１０〜
１２と、受信データレジスタに受信パラレルデータ線２
７を介して接続され、かつ受信シリアルデータを通すデ
ータ線２８とシフト動作を制御する受信クロック信号を
通す受信クロック信号ｌ１ｉ１２９とに接続される受信
シフトレジスタ１３と、受信データレジスタ１１．１２
に接続され、受信データレジスタ１２への２重書込みを
検出するエラー検出部１４と、受信シフトレジスタ１３
に情報線３５を介して接続され、２重書き込みエラー以
外のエラー状態たとえばパリティエラーなどを検出する
エラー検出部と、エラー検出部１４．１５の出力を受信
データレジスタ１０〜１２の受信データと対応させて格
納しておくファーストイン・ファーストアウト方式のス
テータス・レジスタ１６〜２１と、ステータス・レジス
タ１６〜２１にエラーステータス信号線３２゜３３を介
して接続され各種のエラー要因によプ割り込み信号を発
生させ、ホストプロセッサへ割シ込み信号線を介して供
給する割シ込み発生部２２′ト、ステータス・レジスタ
１７．１８にエラーステータス信号線４１．４２を介し
て接続され、かつその内容をエラーステータス信号線４
４を介して接続されるステータス読み出し論理回路部４
３とを含む。
受信パラレル・データ線を介して送出するファーストイ
ン・ファーストアウト方式の受信データレジスタ１０〜
１２と、受信データレジスタに受信パラレルデータ線２
７を介して接続され、かつ受信シリアルデータを通すデ
ータ線２８とシフト動作を制御する受信クロック信号を
通す受信クロック信号ｌ１ｉ１２９とに接続される受信
シフトレジスタ１３と、受信データレジスタ１１．１２
に接続され、受信データレジスタ１２への２重書込みを
検出するエラー検出部１４と、受信シフトレジスタ１３
に情報線３５を介して接続され、２重書き込みエラー以
外のエラー状態たとえばパリティエラーなどを検出する
エラー検出部と、エラー検出部１４．１５の出力を受信
データレジスタ１０〜１２の受信データと対応させて格
納しておくファーストイン・ファーストアウト方式のス
テータス・レジスタ１６〜２１と、ステータス・レジス
タ１６〜２１にエラーステータス信号線３２゜３３を介
して接続され各種のエラー要因によプ割り込み信号を発
生させ、ホストプロセッサへ割シ込み信号線を介して供
給する割シ込み発生部２２′ト、ステータス・レジスタ
１７．１８にエラーステータス信号線４１．４２を介し
て接続され、かつその内容をエラーステータス信号線４
４を介して接続されるステータス読み出し論理回路部４
３とを含む。
なお、本実施例はファーストイン・７ア一ストアウト方
式の受信データレジスタ及びステータスレジスタのレジ
スタ数を３個用いたが数に上限はない。
式の受信データレジスタ及びステータスレジスタのレジ
スタ数を３個用いたが数に上限はない。
次に本実施例の動作について第３図のタイムチャートを
参照して説明する。第２図および第３図において本実施
例は制御線２５の信号が活性（Ｈ）になることなしに１
制御線２６の信号が連続２回活性（Ｈ）Ｋなった場合に
受信シフトレジスタ１３から受信データレジスタ１２へ
の２重書き込みが行なわれる。エラー検出部１４は制御
線２５．２６の制御信号によシ受信オーバランが検出さ
れ、エラーステータス信号線３０の信号を活性（Ｈ）に
する。
参照して説明する。第２図および第３図において本実施
例は制御線２５の信号が活性（Ｈ）になることなしに１
制御線２６の信号が連続２回活性（Ｈ）Ｋなった場合に
受信シフトレジスタ１３から受信データレジスタ１２へ
の２重書き込みが行なわれる。エラー検出部１４は制御
線２５．２６の制御信号によシ受信オーバランが検出さ
れ、エラーステータス信号線３０の信号を活性（Ｈ）に
する。
ホストプロセッサの受信データ読み出し動作により制御
線２４ 、２５の信号が活性（Ｈ）にな）、受信データ
が受信データレジスタ１１．１２を通して受信データレ
ジスタＩＯＫ格納されるのと同様に１ステータス情報が
ステータスバッファ１７．１８゜２０．２１を通してス
テータスバッファ１６．１９に格納される。ステータス
バッファ１６には受（ｔオーバランのステータス情報が
あるためエラーステータス信号線３３の信号が活性（Ｈ
）Ｅｌ、ステータスバッファ１９のステータス情報もエ
ラーステータス信号線３２から出力される。ただし受信
オーバランのステータス情報はもう１つの経路としてス
テータス・レジスタ１８から出力され、エラーステータ
ス信号Ｉ！４２の信号が活性（Ｈ）になる。このことに
よりステータスレジスタ１７にステータス情報が格納さ
れる以前にステータス読み出し論理回路部４３はエラー
ステータス信号線４４の信号を活性（Ｈ）にする。
線２４ 、２５の信号が活性（Ｈ）にな）、受信データ
が受信データレジスタ１１．１２を通して受信データレ
ジスタＩＯＫ格納されるのと同様に１ステータス情報が
ステータスバッファ１７．１８゜２０．２１を通してス
テータスバッファ１６．１９に格納される。ステータス
バッファ１６には受（ｔオーバランのステータス情報が
あるためエラーステータス信号線３３の信号が活性（Ｈ
）Ｅｌ、ステータスバッファ１９のステータス情報もエ
ラーステータス信号線３２から出力される。ただし受信
オーバランのステータス情報はもう１つの経路としてス
テータス・レジスタ１８から出力され、エラーステータ
ス信号Ｉ！４２の信号が活性（Ｈ）になる。このことに
よりステータスレジスタ１７にステータス情報が格納さ
れる以前にステータス読み出し論理回路部４３はエラー
ステータス信号線４４の信号を活性（Ｈ）にする。
このエラーステータス信号線４４の信号によシ割シ込み
発生部２２はその出力信号が活性となシホストプロセッ
サにステータス情報があることを知らせる。ホストプロ
セッサはステータス読み出し論理回路部４３からの信号
を読み出し受信オーバランの発生を知ることができる。
発生部２２はその出力信号が活性となシホストプロセッ
サにステータス情報があることを知らせる。ホストプロ
セッサはステータス読み出し論理回路部４３からの信号
を読み出し受信オーバランの発生を知ることができる。
つまシ、受信オーバ２ン検出後、ホストプロセッサの読
み出し動作によシスデータス情報がステータスレジスタ
１６に格納されエラーステータス信号線３３の信号が活
性（Ｈ）になる以前にステータスレジスタ４３からのエ
ラーステータス信号線４４の信号が活性（Ｈ）Ｋなるこ
とＫよシホストプロセッサは従来よシ早く受信オーバラ
ンの発生を知ることができる。
み出し動作によシスデータス情報がステータスレジスタ
１６に格納されエラーステータス信号線３３の信号が活
性（Ｈ）になる以前にステータスレジスタ４３からのエ
ラーステータス信号線４４の信号が活性（Ｈ）Ｋなるこ
とＫよシホストプロセッサは従来よシ早く受信オーバラ
ンの発生を知ることができる。
尚、本実施例では、ファーストイン・ファーストアウト
方式レジスタから先取りする情報は２つのレジスタの１
ビツトとしているが、先取シできるレジスタ数、及びビ
ット位置がファーストイン・ファーストアウト方式レジ
スタの規格を越えない限シ制限されるものでｉｔ表い。
方式レジスタから先取りする情報は２つのレジスタの１
ビツトとしているが、先取シできるレジスタ数、及びビ
ット位置がファーストイン・ファーストアウト方式レジ
スタの規格を越えない限シ制限されるものでｉｔ表い。
また、本実施例では通信用周辺装置を取り上げ説明して
いるが、この適用は、通信用周辺装置に限られるもので
はない。
いるが、この適用は、通信用周辺装置に限られるもので
はない。
（発明の効果）
本発明は以上説明したようにファーストイン・ファース
トアウト方式レジスタの途中から情報を先取シすること
ができ、従来のように入力された順番に出力するよりは
早く情報を得ることができるため情報の先取シが必要な
場合、ファーストイン・ファーストアウト方式レジスタ
を利用するホストプロセッサの処理効率が向上する効果
がある。
トアウト方式レジスタの途中から情報を先取シすること
ができ、従来のように入力された順番に出力するよりは
早く情報を得ることができるため情報の先取シが必要な
場合、ファーストイン・ファーストアウト方式レジスタ
を利用するホストプロセッサの処理効率が向上する効果
がある。
第１図は本発明の一実施例であるデータ通信におけるシ
ステム構成を示す図、第２図は本発明の一実施例におけ
る受信制御部を示す図、第３図は本実施例における受信
制御部のタイムチキードを示す図、第４図は従来の一般
的なシステム構成を示す図、第５図は従来の受信制御部
を示すブロック図である。 １０．１１．１２・・・・・・受信データレジスタ、１
３−０゜・・・受信シフトレジスタ％ １４．１５・・
・・・・エラー検出部、１６ 、１７ 、１８−・・・
・・ステータスレジスタ、１９゜２０．２１・・・・・
・ステータスレジスタ、２２．２２’・・・・・・割）
込み発生部、４０・・・・・・受信制御部、４３・・・
・・・ステータス読み出し論理回路部、１１ｏ・・・・
・・ホストプロセッサｓ １２０．１２０’・・・・
・・通信用周辺装置、１３０．１３０’ 囮−・受信制
御部、１４ｏ・・・・・・モデム。 第 １ 図 竿 ２ 図 洋３図
ステム構成を示す図、第２図は本発明の一実施例におけ
る受信制御部を示す図、第３図は本実施例における受信
制御部のタイムチキードを示す図、第４図は従来の一般
的なシステム構成を示す図、第５図は従来の受信制御部
を示すブロック図である。 １０．１１．１２・・・・・・受信データレジスタ、１
３−０゜・・・受信シフトレジスタ％ １４．１５・・
・・・・エラー検出部、１６ 、１７ 、１８−・・・
・・ステータスレジスタ、１９゜２０．２１・・・・・
・ステータスレジスタ、２２．２２’・・・・・・割）
込み発生部、４０・・・・・・受信制御部、４３・・・
・・・ステータス読み出し論理回路部、１１ｏ・・・・
・・ホストプロセッサｓ １２０．１２０’・・・・
・・通信用周辺装置、１３０．１３０’ 囮−・受信制
御部、１４ｏ・・・・・・モデム。 第 １ 図 竿 ２ 図 洋３図
Claims (1)
- １ワードＭ（ｍ＾ｉ、ｉ＝１〜Ｍ）ビットで構成され
、Ｎワードのサイズを持ち、１ワード単位で入力した順
番に出力するファーストイン・ファーストアウト方式レ
ジスタにおいて、前記１ワード単位の出力動作とは別に
、ｍ＾ｉビットをｊサイズ幅（ｊ≦Ｎ）で出力し前記ｊ
本の出力を入力とする論理回路を設け、入力した順番に
出力するのとは別に、前記ｊサイズ幅の出力を得るよう
にしたことを特徴とするファーストイン・ファーストア
ウト方式レジスタの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278022A JPS61150181A (ja) | 1984-12-25 | 1984-12-25 | フア−ストイン・フア−ストアウト方式レジスタの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278022A JPS61150181A (ja) | 1984-12-25 | 1984-12-25 | フア−ストイン・フア−ストアウト方式レジスタの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150181A true JPS61150181A (ja) | 1986-07-08 |
Family
ID=17591553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278022A Pending JPS61150181A (ja) | 1984-12-25 | 1984-12-25 | フア−ストイン・フア−ストアウト方式レジスタの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150181A (ja) |
-
1984
- 1984-12-25 JP JP59278022A patent/JPS61150181A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4062059A (en) | Information processing system | |
| US4748588A (en) | Fast data synchronizer | |
| JP3645584B2 (ja) | データ転送同期装置 | |
| US5349683A (en) | Bidirectional FIFO with parity generator/checker | |
| JP4664559B2 (ja) | リングバッファフローエラーの検出のための方法および装置 | |
| KR950015189B1 (ko) | 광폭의 선입선출버퍼(fifo)의 에러검출장치 | |
| US5594743A (en) | Fifo buffer system having an error detection and correction device | |
| KR0174853B1 (ko) | 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치 | |
| JPH11219344A (ja) | プロセッサ間ネットワークのフロー制御方法および装置 | |
| CN115699668A (zh) | 宽弹性缓冲器 | |
| JPS61150181A (ja) | フア−ストイン・フア−ストアウト方式レジスタの制御方式 | |
| US5590279A (en) | Memory data copying apparatus | |
| US5774482A (en) | Apparatus and method for processing errors associated with data transfers in a computer | |
| JP2644112B2 (ja) | Ｆｉｆｏ試験診断回路 | |
| KR0174855B1 (ko) | 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치 | |
| US20040199672A1 (en) | System and method for high speed handshaking | |
| JP3088144B2 (ja) | Ｆｉｆｏリセット回路 | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPH033186A (ja) | 先入れ先出しメモリ | |
| JP3473746B2 (ja) | データ送受信回路 | |
| SU886000A1 (ru) | Устройство дл обработки прерываний | |
| JP2005174090A (ja) | データ転送回路 | |
| JPH10105375A (ja) | 非同期ｆｉｆｏバッファ装置 | |
| JPH086870A (ja) | データ転送装置 | |
| JPS5936359B2 (ja) | デ−タバツフア装置 |