JPS61144049A - 混成集積回路用基板 - Google Patents

混成集積回路用基板

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Publication number
JPS61144049A
JPS61144049A JP59266749A JP26674984A JPS61144049A JP S61144049 A JPS61144049 A JP S61144049A JP 59266749 A JP59266749 A JP 59266749A JP 26674984 A JP26674984 A JP 26674984A JP S61144049 A JPS61144049 A JP S61144049A
Authority
JP
Japan
Prior art keywords
layer
conductor
integrated circuit
hybrid integrated
printed
Prior art date
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Pending
Application number
JP59266749A
Other languages
English (en)
Inventor
Katsuaki Yanagisawa
柳沢　克明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS61144049A publication Critical patent/JPS61144049A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/013—Thick-film circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders

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  • Engineering & Computer Science (AREA)
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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
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  • Non-Adjustable Resistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表［１ｉ１ｉにトランジスタなどの能動電子
部品およびコンデ／すなどの受動電子部品を固着して混
成集積回路を形成するために用いる絶縁基板からなる混
成集積回路用基板に関する。
〔従来の技術〕
従来、混成集積回路は、薄膜または厚膜技術により、絶
縁基板上に直接、導電路と導体２／ドを含む導体層およ
び抵抗体層を形成し、前記導体う／ドにミニモールドト
ランジスタやチップコ／デ／すなどの電子回路部品の端
子ｔ−接着接続することにより搭載し形成していた。
〔発明が解決しようとする問題点〕
上記のような従来の混成集積回路に対し、コストの面は
勿論であるが、さらに一層の小形化に対する要望も強く
なってきている。
〔問題点を解決するための手段〕
上記問題点に対し、本発明では、チップコ／デノサなど
の受動素子およびミニモールドトランジスタな゛どの能
動素子を取付けて、あるまとまった回路機能を有せしめ
た混成集積回路を形成するための基板として、前記受動
素子および能動素子の端子ｔ−接着接続するための導体
う／ドの下層に。
絶縁膜を介して導体層または抵抗層パター７が形成さｎ
た絶縁基板を用いる。
〔実施例〕
つぎに本発明全実施例により説明する。
第１図（ａ）、　（ｂ）は本発明の一実施例を製造工程
について説明するための断面図である。まず、第１図（
ａ）に示すように、アルミナセラミックの絶縁基板１の
上に、抵抗端子導体３と共に第１導体層、例えば、Ａｇ
−Ｐｄ層２ｆｔ所望のパター７に印刷し。
焼成した役、第１の導体層２ｔ−覆りて、第１の絶縁層
４を印刷焼成する。つぎに、下層に第１の導体層２が存
在する部分の第１の絶縁層４の上に、ミニモールドトラ
／ジスタ、チップコ／デ／すなどの電子部品を接続搭載
するための導体ランド５を、導体う／ド５につながって
いる導電路と共に所望のパター７に印刷焼成する。しか
る後、第１図（ｂｌに示すように、端子導体３にまたが
りて、抵抗体層６全印刷焼成し、さらに保護ガラス層７
ｆ：形成して所望の混成集積回路基板を得る。
〔発明の効果〕
上述のとおり、従来、ミニモールドトランジスタやチッ
プコ／デ／すなどの電子部品を接続搭載するための導体
う／ドは、絶縁基板上に、第１導体層として直接印刷し
ていたのに対し２本発明では、第１導体層の上に、絶縁
層を介した。第２導体層として電子部品搭載のための導
体う／ドを形成しているので、従来に比べ基板寸法がか
なり小さくでき、このような回路基板を用いることによ
り、混成集積回路の小形化に対する要望に答えることが
できる。
なお、上記賽施例では、導体層材料としてＡｇ−Ｐｄｖ
ｃついて説明したが、これはＡｕペーストまたは他の導
電材料でも工〈、また、導体ランドの下層は導体層の例
を示したが、これは抵抗体層の場合も本発明が適用され
る。
【図面の簡単な説明】
第１図（ａ）、　（１））は本発明の一実施例を製造工
程について説明マる゛断面図である。 ｌ・・・・・・絶縁基板、２・・・・・・第１導体層、
３・・・・・・抵抗端子導体、４・・・・・・絶縁層、
５・・・・・・導体ランド、６・・・・・・抵抗体層、
７・・・・・・保護ガラス層。 代理人　弁理士　　内　原　　　晋　　′−ｆ　　　　
） （・′

Claims (1)

    【特許請求の範囲】
  1. 　表面に能動および受動の電子部品が固着される導体ラ
    ンドを有する絶縁基板からなる混成集積回路用基板にお
    いて、前記導体ランドの下層に絶縁膜を介して導体層ま
    たは抵抗体層パターンが形成されていることを特徴とす
    る混成集積回路用基板。
JP59266749A 1984-12-18 1984-12-18 混成集積回路用基板 Pending JPS61144049A (ja)

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JP59266749A JPS61144049A (ja) 1984-12-18 1984-12-18 混成集積回路用基板

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JPS61144049A true JPS61144049A (ja) 1986-07-01

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ID=17435171

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JP59266749A Pending JPS61144049A (ja) 1984-12-18 1984-12-18 混成集積回路用基板

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6956252B2 (en) * 2002-04-24 2005-10-18 Sanyo Electric Co., Ltd. Hybrid integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
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US6956252B2 (en) * 2002-04-24 2005-10-18 Sanyo Electric Co., Ltd. Hybrid integrated circuit device

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