JPS61143334U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの考案によるタイミング発生器の一
例を示すブロツク図、第２図はそのメモリ１３，
１４，３３内の記憶例を示す図、第３図は第１図
の動作の例を示すタイムチヤート、第４図はこの
考案によるタイミング発生器により発生されるレ
ート信号とマルチクロツクとの一般的な例を示す
タイムチヤート、第５図はこの考案の他の実施例
を示すブロツク図、第６図は従来のタイミング発
生器を示すブロツク図、第７図はその従来のタイ
ミング発生器により発生されたレート信号とマル
チクロツクの例を示す図である。 １１：制御部、１２：バス、１３：クロツク周
期設定手段、１４：ゲート周期設定手段、１５：
マルチクロツク発生回路、１６：基準クロツク入
力端子、１７：マルチクロツク出力端子、１８：
レート信号発生回路、１９，２５，３４：カウン
タ、２１：レート信号出力端子、２２，２７：ゼ
ロ検出回路、３２：クロツク周期補助信号発生回
路、３３：補助メモリ。 FIG. 1 is a block diagram showing an example of a timing generator according to this invention, and FIG. 2 shows its memory 13,
14 and 33, FIG. 3 is a time chart showing an example of the operation of FIG. 1, and FIG. 5 is a block diagram illustrating another embodiment of the invention; FIG. 6 is a block diagram illustrating a conventional timing generator; FIG. 7 is a block diagram illustrating a conventional timing generator. FIG. 3 is a diagram showing an example of a rate signal and a multi-clock. 11: Control unit, 12: Bus, 13: Clock cycle setting means, 14: Gate cycle setting means, 15:
Multi-clock generation circuit, 16: Reference clock input terminal, 17: Multi-clock output terminal, 18:
Rate signal generation circuit, 19, 25, 34: counter, 21: rate signal output terminal, 22, 27: zero detection circuit, 32: clock cycle auxiliary signal generation circuit, 33: auxiliary memory.

補正 昭６１．４．２ 図面の簡単な説明を次のように補正する。 明細書第１６頁１７行「１４：ゲート周期設定
手段、」を「１４：レート周期設定手段、」と訂
正する。Amendment April 2, 1981 The brief description of the drawing is amended as follows. "14: Gate cycle setting means," on page 16, line 17 of the specification, is corrected to "14: Rate cycle setting means."

Claims (1)

【実用新案登録請求の範囲】 クロツク用周期設定手段の設定データに対応し
た周期のマルチクロツクがマルチクロツク発生回
路より発生し、そのマルチクロツクをレート信号
発生回路においてゲート周期設定手段からのクロ
ツク用周期指定データに対応した数のクロツクを
計数するごとにレート信号を発生するタイミング
発生器において、 上記マルチクロツクを計数するカウンタの計数
値に応じて読出され、上記クロツク用周期発生手
段からのクロツク用周期指定データを変更する補
助データを出力するクロツク周期補助信号発生回
路を設けたことを特徴とするタイミング発出器。[Claims for Utility Model Registration] A multi-clock generating circuit generates a multi-clock with a period corresponding to setting data of a clock period setting means, and the multi-clock is converted into clock period specifying data from a gate period setting means in a rate signal generating circuit. In a timing generator that generates a rate signal every time a corresponding number of clocks are counted, the data is read out in accordance with the count value of the counter that counts the multi-clock, and changes the clock cycle designation data from the clock cycle generation means. 1. A timing generator comprising a clock period auxiliary signal generation circuit that outputs auxiliary data.