JPS60109265A - Semiconductor ic device - Google Patents

Semiconductor ic device

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JPS60109265A
JPS60109265A JP58216143A JP21614383A JPS60109265A JP S60109265 A JPS60109265 A JP S60109265A JP 58216143 A JP58216143 A JP 58216143A JP 21614383 A JP21614383 A JP 21614383A JP S60109265 A JPS60109265 A JP S60109265A
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JP
Japan
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semiconductor
conductive plate
semiconductor substrate
insulating film
region
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JP58216143A
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Japanese (ja)
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Mitsumasa Koyanagi
光正 小柳
Shinji Shimizu
真二 清水
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Hitachi Ltd
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Hitachi Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE:To enable the prevention of the leak phenomenon of memory capacitance elements and the increase in integration by a method wherein the first conductive plate is electrically connected to the semiconductor region of a MISFET, and, using a semiconductor substrate for the second conductive plate, information charges are accumulated in the capacitance elements. CONSTITUTION:The memory capacitance element C is composed of the insulation film 2 provided on the surface of a semiconductor substrate 1, the first conductive plate 9 with one end provided the insulation film, and the other end provided by electrical connection to one semiconductor region of the MISFET, and the semiconductor region serving as the second conductive plate provided in the neighborhood of the substrate surface. Information charges can be accumulated in the insulation film at the interposal part between the first and second conductive plates, and a depletion region formed from fine holes to the inside of the substrate can be inhibited by the second conductive plate. Therefore, the coupling of respective depletion regions of the adjacent memory capacitance elements C can be prevented, resulting in prevention of the leak phenomenon.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、ダイナミック型ランダムアクセスメモリ〔以下、Ｄ
　ＲＡ　Ｍ　（１）ｙｎａｍｉ　ｃ　４ｎｄｏｍ　Ａｃ
ｃｅｓｓＭｅｍｏ　ｒ　ｙ　）という〕に適用して有効
な技術に関するものである。Detailed Description of the Invention [Technical Field] The present invention relates to a semiconductor integrated circuit device, and particularly to a dynamic random access memory [hereinafter referred to as D
RAM (1) ynami c 4ndom Ac
cessMemory)].

し背景技術〕 記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとからなるメモリセルを有するＤＲＡＭは、その
蓄積できる情報ｉ（ビット数）を増大させるためにおよ
びその動作時間を向上させる１こめに、高集積化の傾向
にある。高集積化に２いては、ＤＲＡＭを構成する周辺
回路、例えはアドレス選択回路、読み出し回路、書き込
み回路等の半導体素子を縮小化するとともに、情報を保
持するための記憶用容量素子ｔＩｌ）ｍ小化する必要が
ある。この記憶用容量素子は、再書き込み動作頻度Ｚ低
減して読み出しおよび書き込み動作時間を向上させるよ
うにある所定の容量値を持つことが要求される。例えば
その容量値が小はい場合、アルファ線（以下、α線とい
う）によって生ずる不要な少数キャリアの影響を受けて
誤動作あるいはソフトエラーを生じる。そこで、記憶用
容量素子等を形成する半導体基板の一生面に溝を設け、
基板の主表面部のみでなく、溝の内部をも利用するとい
う］）ＲＡＭが提案されている（特願昭５Ｏ−５３８８
３）。BACKGROUND TECHNOLOGY] In order to increase the amount of information i (number of bits) that can be stored and to improve the operating time of a DRAM, which has a memory cell consisting of a storage capacitor (capacitor) and a switching transistor, There is a trend toward higher integration. In order to achieve higher integration, semiconductor elements such as peripheral circuits that make up DRAMs, such as address selection circuits, readout circuits, and write circuits, are reduced in size, and storage capacitance elements for retaining information are reduced in size. It is necessary to This storage capacitive element is required to have a certain predetermined capacitance value so as to reduce the rewrite operation frequency Z and improve the read and write operation times. For example, if the capacitance value is small, malfunctions or soft errors occur due to the influence of unnecessary minority carriers generated by alpha rays (hereinafter referred to as α rays). Therefore, grooves are formed in the entire surface of the semiconductor substrate that forms the storage capacitor, etc.
A RAM has been proposed that utilizes not only the main surface of the substrate but also the inside of the groove (Japanese Patent Application No. 5O-5388).
3).

この記憶用容量素子は、　Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ　
Ｉｎ５ｕ−１ａｔｏｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
型の容量素子、具体的には、半導体基板の一生面からそ
の内部方向に延在して設けられた細孔（Ｕ溝ともいわれ
ている）と、その細孔にそって設けられた絶縁膜と、該
絶縁膜土部Ｙ覆うように設けられた容量電極とによって
構成されている。また、前記スイッチング用トランジス
タは、具体的には、半導体基板に互いに離隔し２で設け
られたソース領域およびドレイン領域と、該ソース領域
およびドレイン領域間の半導体基板上に絶縁膜７弁し℃
設けられたゲート電極とによる絶縁ゲート麿寛界効果ト
ランジスタ（以下、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔという）に
よって構成されている。This storage capacitive element is made of MIS (Metal
In5u-1ator Sem1conductor)
A type of capacitive element, specifically, a pore (also called a U-groove) provided extending inward from the entire surface of a semiconductor substrate, and an insulating film provided along the pore. and a capacitive electrode provided to cover the insulating film soil portion Y. Further, the switching transistor specifically includes a source region and a drain region provided on a semiconductor substrate at 2 degrees apart from each other, and an insulating film 7 formed on the semiconductor substrate between the source region and the drain region.
It is constituted by an insulated gate field effect transistor (hereinafter referred to as MISFET) with a gate electrode provided.

（−１かじながら、本発明者の実験、検討の結果。(Results of experiments and studies by the present inventor, although it is negative.

かかるＤＲＡＭにおい℃、さらに、高集積化［−１よう
とした場合、次のような問題点が抽出さ・れた。When attempting to increase the degree of integration of such DRAMs, the following problems were identified.

第１の問題点は、前記記憶用容量素子が情報となる電荷
Ｚ蓄積量る部分は細孔近傍部の半導体基板内部であって
、高集積化のために、隣接する起憶素子間距離ｔさらに
接近した場合、隣接する記憶用容量素子Ｚ形成するそれ
ぞれの細孔部に２し・て半導体基板内に形成されるそれ
ぞれの空乏領域が互いに結合することになり、この結合
の結果。The first problem is that the portion where the storage capacitor element stores the electric charge Z serving as information is inside the semiconductor substrate in the vicinity of the pore, and in order to achieve high integration, the distance t between adjacent storage elements is If they are brought closer together, the respective depletion regions formed in the semiconductor substrate due to the respective pores forming the adjacent storage capacitors Z will be coupled to each other, and as a result of this coupling.

隣接するそれぞれの容量部に電位差があれば低電位の容
量部から高電位の容量部へ電荷の移動が生じ、隣接する
容量部間でリーク現象を生じることになる。これによっ
て、情報の読み出し動作における誤動作を生じやすく、
ＤＲＡＭにおける信頼性が低減される。このような理由
から、ＤＲＡＭの高集積化を期待てることができない。If there is a potential difference between adjacent capacitor sections, charge will move from a capacitor section with a low potential to a capacitor section with a high potential, resulting in a leak phenomenon between the adjacent capacitor sections. This tends to cause malfunctions in the information read operation,
Reliability in DRAM is reduced. For these reasons, we cannot expect high integration of DRAM.

第２の問題点は、細孔技術による立体的な容量部は、他
の従来における平面的な記憶用容量素子の形成法に比べ
て、半導体基板内の広い空乏領域および反転層）領域内
に多量の電荷Ｙ蓄積できるように大容量値に構成できる
が、同時に、半導体基板内にα線や周辺回路部からのキ
ャリアの注入によって生ずる不要な少数キャリアによる
影響度も太ぎくなる。これは、半導体基板の一生面から
その内部に延びる細孔深さが深くなるにしたがい、前記
少数キャリアによる影響度が著しく増大するためである
。α線や周辺回路部からのキャリアの注入によって生ず
る不要な少数キャリアは記憶用容量の空乏層に保持され
ている電圧ｌ減少させ“０”情報を１”情報に反転させ
てしまう為、情報の読み出し動作の誤動作（ソフトエラ
ー）の原因となる。さらに、α線によって生ずる不要な
少数キャリアに対処すべき所定の電荷蓄積量を得るため
に、細孔深さを深くすることには限定があり、ＤＲＡＭ
の集積度７向上することができなかつた０ 〔発明の目的〕 本発明の目的は、高集積化が可能なりＲＡＭを提供する
ことにある。The second problem is that the three-dimensional capacitor formed using the pore technology has a larger depletion region (depletion region and inversion layer) within the semiconductor substrate than other conventional methods of forming planar storage capacitor elements. Although it can be constructed to have a large capacitance value so that a large amount of charge Y can be stored, at the same time, the degree of influence by unnecessary minority carriers generated by injection of α rays or carriers from the peripheral circuitry into the semiconductor substrate increases. This is because the degree of influence of the minority carriers increases significantly as the depth of the pores extending from the surface of the semiconductor substrate to the inside thereof increases. Unnecessary minority carriers generated by α rays and carrier injection from the peripheral circuitry reduce the voltage l held in the depletion layer of the storage capacitor and invert "0" information to 1" information. This causes readout malfunctions (soft errors).Furthermore, there is a limit to how deep the pores can be made to obtain a predetermined amount of charge storage to deal with unnecessary minority carriers generated by α rays. ,DRAM
It was not possible to improve the degree of integration by 7.0 [Object of the Invention] An object of the present invention is to provide a RAM that can be highly integrated.

本発明の他の目的は、ＤＲＡＭの隣接するメモリ化Ｉの
記憶用容量素子間のリーク現象を防止することにある。Another object of the present invention is to prevent leakage phenomena between storage capacitive elements of adjacent memory units I of a DRAM.

また１本発明の１他の目的は、ＤＲＡＭのメモリセルの
記憶用容量□素子におけるα線や周辺回路部からの注入
によって生じる不要な少数ギヤ１ノアの影響度を低減す
ることにある。Another object of the present invention is to reduce the influence of unnecessary minority gear 1 NOR caused by α rays or injection from the peripheral circuitry in the storage capacitor □ element of a DRAM memory cell.

さらに、本発明の他の目的は、ＤＲＡＭの記憶用容量素
子間のリーク電流を低減し、情報保持時間を長くするこ
とによって、ＤＲＡＭの動作時間の高速化？可能にする
ことにある。Furthermore, another object of the present invention is to speed up the operation time of the DRAM by reducing the leakage current between the memory capacitor elements of the DRAM and increasing the information retention time. It's about making it possible.

なお、本発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の以下の記述ならびに添付図面からさら
に明らかになるであろう。The above and other objects and novel features of the present invention will become clearer from the following description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願におい℃開示される発明のうち１代表的なものの概
要Ｙ簡単に説明すれば、下記のとおりである。Outline of one representative invention among the inventions disclosed in this application is briefly explained below.

すなわち、記憶用容量素子とスイッチング用トランジス
タのＭＩＳＦＥＴとの直列回路ンメモリセｙとするＤＲ
ＡＭにおいて、前記記憶用容量素子Ｙ構成する第１導電
プレートを前記ＭＩＳＦＥＴの１つの半導体領域と電気
的に接続し、前記記憶用容量素子を構成する第２導電プ
レートに半導体基板を用いることによって、前記記憶用
容量素子に情報となる電荷を蓄積し、広い窒乏層または
反転層領域を必要としないことにより、記憶用容量素子
間のリーク現象を防止し、かつ、α線や周辺回路部から
の注入によって生じる不要な少数キャリアの影響度を低
減し、高集積化Ｙ達成するものである。In other words, the DR is configured as a series circuit of a storage capacitor element and a switching transistor MISFET.
In AM, a first conductive plate constituting the storage capacitor Y is electrically connected to one semiconductor region of the MISFET, and a semiconductor substrate is used as the second conductive plate constituting the storage capacitor. By accumulating charges that serve as information in the storage capacitor and eliminating the need for a wide nitrogen depletion layer or inversion layer region, leakage phenomena between the storage capacitors can be prevented, and leakage from alpha rays and peripheral circuitry can be prevented. This reduces the influence of unnecessary minority carriers caused by the injection of , and achieves high integration.

以下、本発明の構成について、実施例とともに詳細に説
明する。Hereinafter, the configuration of the present invention will be described in detail together with examples.

〔実施例１〕 本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその製造方法について説明する。[Example 1] This example describes the structure and manufacturing method of a DRAM memory cell.

第１図は、本発明の実施例■を説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図である。FIG. 1 shows a DRAM for explaining embodiment ① of the present invention.
FIG. 3 is an equivalent circuit diagram showing a main part of the memory cell array of FIG.

第１図において、　Ｓ　Ａｌ　、Ｓ　Ａｔ・・・・・・
はセンスアンプであり、後述する所定のメモリセルとＰ
）ｒ定のダミーセルとの間の微小な電位差ヶ増幅するた
めのものである。Ｂ　Ｌｏ　−Ｂ　Ｌ１２はセンスアン
プ−８Ａ１の一側端から行方向に延在するビット線であ
る（以下、ビット線の延在する方向を行方向という）。In Fig. 1, S Al , S At...
is a sense amplifier, which connects a predetermined memory cell and P
) is used to amplify the minute potential difference between the dummy cell and the dummy cell. B Lo -B L12 is a bit line extending in the row direction from one end of the sense amplifier 8A1 (hereinafter, the direction in which the bit line extends will be referred to as the row direction).

ＢＬｔ、、ＢＬｔ２はセンスアンプＳＡ、の一側端から
行方向に延在するピクト線である。これらのピッＵＮ！
ＢＬは、情報となる電荷を伝達するためのものである。BLt, BLt2 are pictogram lines extending in the row direction from one end of the sense amplifier SA. These pi UN!
The BL is for transmitting charges that serve as information.

ＷＬ、、ＷＬ、は列方向に延在するワード線であり、後
述１−るダミーセルのスイッチング用Ｍ　Ｉ　Ｓ　Ｆ　
ＥＴＹｍ成する所定のゲート電極に接続し、当該ＭＩ　
５ＦＥＴのＱＮ。WL, , WL are word lines extending in the column direction, and are MISF for switching dummy cells described in 1-1 below.
Connect to a predetermined gate electrode forming the ETYm, and
QN of 5FET.

ＯＦＦ動作ケさせるためのものである（以下、ワード線
の延在する方向１列方向という）。ＷＬ、。This is for performing an OFF operation (hereinafter referred to as the direction in which the word lines extend in one column). W.L.

ＷＬ４は列方向に延在するワード酸であり、後述するメ
モリセルのスイッチング用ＭＩＳＦＥＴ’Ｙ構成する所
定のゲート電極に接続し１、当該ＭＩＳＦＥＴのＯＮ、
ＯＦＦ動作をさせるためのものである。Ｍｌｌ、　ＭＨ
２，Ｍ□、ＭＨ，・・・・・・はメモリセルであり、情
報となる電荷を保持するようになっている０メモリセル
ＭＩｌ　、　ＭＨ２、Ｍ２１　、　ＭＨは・その一端が
所定のピント線ＢＬＶｃ接続されゲート電極が所定のワ
ー　ド線ＷＬに接続されたＭＩＳＦＥ　Ｔ　Ｑ＋ｔ　、
Ｑ＋２．Ｑｔ＋　−Ｑ２１！・・・・・・と、該ＭＩＳ
ＦＥＴＱ、、、Ｑ、、、Ｑ２．、Ｑ、、・・・・・・の
他端にその一端が接続され、かつ、他端が接地を位（（
ＨＶＩ）又は基板バイアス電位（−２，５〜−３，０［
Ｖ））等の固定電位Ｖ１１ｓ端子に接続された容量部Ｃ
用。WL4 is a word acid extending in the column direction, and is connected to a predetermined gate electrode constituting a switching MISFET'Y of a memory cell, which will be described later.
This is for OFF operation. Mll, M.H.
2, M□, MH, . . . are memory cells, which are designed to hold charges serving as information. 0 memory cells MIl, MH2, M21, MH have one end that is connected to a predetermined focus line. MISFE T Q+t connected to BLVc and whose gate electrode is connected to a predetermined word line WL,
Q+2. Qt+ -Q21! ...and the MIS
FETQ, ,Q, ,Q2. ,Q,,... One end is connected to the other end, and the other end is connected to the ground ((
HVI) or substrate bias potential (-2,5 to -3,0 [
A capacitive part C connected to a fixed potential V11s terminal such as V))
for.

Ｃ□、Ｏ，、，０□・・・・・・とによって構成されて
いる。It is composed of C□, O, , 0□, . . . .

Ｄｏ　ｅ　Ｄｕ　ｅ　Ｄ２１　Ｐ　Ｄ２２　＋・・・・
・・はダミーセルであり、メモリセルＭの情報である°
゛１”、′０″を判断し得るような電荷を保持するよう
になっている。ダミーセルＤ、、、　Ｄ、、、　Ｄ□、
Ｄ□は、その一端が所定のビット線ＢＬに接続されゲー
ト電極が所定のワード線ＷＬに接続されたＭＩＳＦＥＴ
ＱＤＩＩ　Ｉ　ＣＤ１２１　ＣＤ２１　＋　ＱＤ２□・
・・・・・と、該ＭＩＳＦＥＴＱＤ１□ｒ　ＣＤ１２１
　ＣＤ２１＋　Ｑｏｚ□の他端にその一端が接続され、
かつ、他端が固定電位ｖｒ、８端子に接続された容量部
０Ｄｌｌｌ　ＣＤＩ□ｌ　０Ｄｏｌｌ　ＣＤ２２と、該
容量部ＯＤ□１１００１□＋　００２１１００２□に蓄
積された電荷をクリアするためのクリア用ＭＩＳｊＦＥ
ＴＯＱとによって構成されている。φ９はクリア用ＭＩ
ＳＦＥＴ０Ｑのゲート電極と接続するようになっている
端子である。Do e Du e D21 P D22 +・・・
... is a dummy cell, which is information of memory cell M.
It is designed to hold such charge that it can be determined whether it is ``1'' or ``0''. Dummy cell D,, D,, D□,
D□ is a MISFET whose one end is connected to a predetermined bit line BL and whose gate electrode is connected to a predetermined word line WL.
QDII I CD121 CD21 + QD2□・
...and the MISFETQD1□r CD121
One end is connected to the other end of CD21+ Qoz□,
In addition, the other end is connected to the fixed potential vr, the capacitive part 0Dlll CDI□l 0Doll CD22, and the clearing MISjFE for clearing the charge accumulated in the capacitive part OD□11001□+00211002□.
It is composed of TOQ. φ9 is MI for clearing
This is a terminal connected to the gate electrode of SFET0Q.

次に５本発明の実施例■の具体的な構造について説明す
る。Next, the specific structure of Example 5 of the present invention (2) will be explained.

第２回置は、本実施例の構造を説明するためのＤＲＡＭ
メモリセルの要部平面図であり、第２図（Ｂｌは、第２
図（５）の■−■切断線における断面図である。なお、
本実施例の全図におい（、同一機能を有するものは同一
符号Ｙ付け、そのくり返しの説明は省略する。。The second part is a DRAM for explaining the structure of this embodiment.
2 is a plan view of the main part of the memory cell (Bl is the second
FIG. 5 is a cross-sectional view taken along the line ■-■ in FIG. (5). In addition,
In all the figures of this embodiment, parts having the same function are given the same reference numeral Y, and repeated explanations will be omitted.

第２図囚、（Ｂ）において、１はｐ−型の半導体基板で
あり、ＤＲＡＭを構成するためのものである。In FIG. 2(B), numeral 1 is a p-type semiconductor substrate for forming a DRAM.

２はメモリセル問および周辺回路（図示していない）、
例えばアドレス選択回路、読み出し回路。2 is a memory cell and peripheral circuit (not shown);
For example, address selection circuit, readout circuit.

書き込み回路等を構成する半導体素子の間に位置するよ
う半導体基板１主面部に設けられたフィールド絶縁膜で
あり、それらを電気的に分離するためのものである。メ
モリセルは、一対のパターンでフィールド絶縁膜２によ
ってその周囲を囲まれ、規定されている。４は記憶用容
量素子形成部の半導体基ｇｉ］表面近傍部に設けられた
細孔（溝）であり、記憶用容量素子を構成するためのも
のである。この細孔４は、記憶用容量素子における単位
面積あたりの情報となる電荷量を向上するようになって
いる。６は少１ｚ　くとも記憶用容量素子形成部の半導
体基板１主面部および細孔４内における半導体基板１表
面部に設けられた？３縁膜であり、記憶用容量素子０−
４構成するためのものである。A field insulating film is provided on the main surface of the semiconductor substrate 1 so as to be located between semiconductor elements constituting a write circuit, etc., and is used to electrically isolate them. The memory cell is surrounded and defined by a field insulating film 2 in a pair of patterns. Reference numeral 4 denotes a pore (groove) provided in the vicinity of the surface of the semiconductor substrate gi in the storage capacitor forming portion, and is used to constitute the storage capacitor. The pores 4 are designed to increase the amount of charge, which is information per unit area, in the storage capacitive element. 6 is provided at least on the main surface of the semiconductor substrate 1 in the storage capacitive element forming portion and on the surface of the semiconductor substrate 1 in the pore 4. 3 membrane, storage capacitive element 0-
4. It is for configuring.

この？縁膜６は、後述する容斂累子の第１の￥ｊＬ極（
以下第１導電プレートという）ど容量素子の第２［極（
以下第２導電グレートという）とによって、情報となる
例えば正孔の電荷を蓄積するようにＩｋって（・る。５
は記憶用容量素子形成部の半導体基板１表面近傍部およ
び細孔４内における半導体基板１表面近傍部に設けられ
た第２導電プ１／−トとなるｐ＋型半導体領域であり、
記憶用容量素子を構成するだめのものである。ｐ＋型半
導体領域５は、絶縁膜６を挾んで容量素子に蓄積される
情報となる正孔の電荷または空乏層電荷をできろだけ多
く得るために、または後述する第１導電プレートに印加
される動作電圧よりも茜いしきい値電圧を半導体基板１
１表面近傍部に設けるために設けられる。なお、本実施
例においては、積極的に半導体領域５を設けであるが、
半導体基板１を第２導電プレートとし、絶縁膜６の膜厚
、材質や半導体基板１表面近傍部のしきい値電圧または
第１導電プレートに印加される動作電圧等を制御し、半
導体領域５を設けないで情報となる電荷”ｔｌ積しても
よい。半導体領域５は基板１と同電位つまり基板バイア
ス電圧Ｖ、Ｂ［−Ｖ］とされる。７は接続孔であり、後
述する第１導電プレートとＭＩＳＦＥＴＱの一方の半導
体領域とＹｉｉ！気的に接続するためのものである。８
はｗＶ：銑孔７部の半導体基板１表面近傍に設けられた
ｎ＋型の半導体領域であり、後詠する第１導電プレート
とＭＩＳＦＥＴＱの一方の半導体領域とを電気的に接続
するためのものである。９はメモリセルごとに独立して
記憶用容量素子形成部の絶縁膜６上部に設けら、朴、か
つ、一端部が接続孔７および半導体領域８を介し工後述
するＭＩ　５ＦＥＴの一方の半導体領域と電気的に接続
して設けられた第１導電プレートであり、記憶用容量素
子Ｃを構成するためのものである。メモリセルの記憶用
容量素子Ｃは、王に、第１導電プレー）９．　第２導電
プレートである半導体領域５および絶縁膜６とによって
、構成されている。１０は第１導電プレート９を覆うよ
うに設けられたＰ３緑膜であり、第１導電プレート９と
後述するワード線と”ｙｔ電気的分離するためのもので
ある。１１はＭＩＳｌｉ’ＥＴ形成部の半導体基板１主
面部に設けられたＰ縁膜であり、主とし、てゲート？緑
膜を構成するためのものである。１２は所定の絶縁膜１
１上部に設けられたゲート電極であり、ＭＩ　５ＦＥＴ
Ｑを構成するためのものである。１３は列方向に隣接す
るメモリセルのゲート電極１２と電気的に接続し、かつ
、ゲート電極１２と一体化して列方向に延在するように
設けられたワード線（ＷＬ）であり、後述するへ４１５
ＦＥＴ’＆ＯＮ、０ＦＦ（スイッチング）させるための
ものである。１４はゲート電極１２両側部σ）半導体基
板１表面近傍部に設けられたｎ＋型の半４体領域であり
、ソース領域およびドレイン領域となってＭＩＳＦＥＴ
を、構成するためのものである。this? The membrane 6 is the first \jL pole (
The second electrode (hereinafter referred to as the first conductive plate) and the second electrode (hereinafter referred to as the first conductive plate) of the capacitive element
Ik (hereinafter referred to as the second conductive grating) is used to accumulate information, for example, the charge of holes.
is a p+ type semiconductor region serving as a second conductive plate provided in the vicinity of the surface of the semiconductor substrate 1 in the storage capacitive element forming portion and in the vicinity of the surface of the semiconductor substrate 1 in the pore 4;
It is a useless element that constitutes a storage capacitor element. The p+ type semiconductor region 5 is used to sandwich the insulating film 6 to obtain as much hole charge or depletion layer charge as possible, which becomes information stored in the capacitive element, or to apply it to a first conductive plate, which will be described later. Semiconductor substrate 1 has a threshold voltage that is higher than the operating voltage.
1. Provided to be provided in the vicinity of one surface. Note that in this embodiment, the semiconductor region 5 is actively provided, but
The semiconductor region 5 is formed by using the semiconductor substrate 1 as a second conductive plate, controlling the thickness and material of the insulating film 6, the threshold voltage near the surface of the semiconductor substrate 1, the operating voltage applied to the first conductive plate, etc. The semiconductor region 5 is set to have the same potential as the substrate 1, that is, the substrate bias voltage V, B [-V]. 7 is a connection hole, and the first This is for electrically connecting the conductive plate to one of the semiconductor regions of MISFETQ.8
wV: is an n+ type semiconductor region provided near the surface of the semiconductor substrate 1 in the pig hole 7 section, and is for electrically connecting the first conductive plate to be described later and one semiconductor region of the MISFETQ. be. Reference numeral 9 is provided independently for each memory cell on the insulating film 6 of the storage capacitor element forming part, and one end is connected to one semiconductor region of the MI 5FET to be described later through the connection hole 7 and the semiconductor region 8. This is a first conductive plate provided in electrical connection with the storage capacitor C. The storage capacitive element C of the memory cell is connected to the first conductive plate)9. It is constituted by a semiconductor region 5, which is a second conductive plate, and an insulating film 6. 10 is a P3 green film provided to cover the first conductive plate 9, and is for electrically isolating the first conductive plate 9 from a word line, which will be described later. 11 is a MISli'ET forming part. 12 is a P edge film provided on the main surface of the semiconductor substrate 1, and is mainly used to constitute a gate green film.
1 is the gate electrode provided on the top of MI 5FET.
This is for configuring Q. Reference numeral 13 denotes a word line (WL) that is electrically connected to the gate electrode 12 of the memory cell adjacent in the column direction, and is provided so as to be integrated with the gate electrode 12 and extend in the column direction. to 415
This is for FET'&ON and 0FF (switching). Reference numeral 14 denotes an n+ type half-4 body region provided near the surface of the semiconductor substrate 1 on both sides of the gate electrode 12, and serves as a source region and a drain region of the MISFET.
It is for configuring.

スイッチング用トランジスタ、すなわち、ＭＩＳＦＥＴ
Ｑは、ゲート電極１２．半導体領域１４および絶縁膜１
１とによって構成されている。一方の半導体領域１４は
、半導体領域８とＴぽ気的に接続されており、前述した
ように、第１導電プレート９９と電気的に接続されてい
る。１５は全面を覆うように設けられた絶縁膜であり、
ゲート電極１２およびワード１（ＷＬ）１３と後述する
ビット線とを電気的に分離するためのものである。１６
をま他方の半導体領域１４上部の絶縁膜１５．ＩＩＹ選
択的に除去して設けられた接続孔であり、当該半導体領
域１４と後述するビット線とｔ電気的に接続するための
ものである。１７は接続孔１６Ｙ介して半導体領域１４
と電気的に接続され、行方向に延在して設けられたビ・
ノド線（ＢＬ）であり、情報となる電圧を伝達するため
のものである。Switching transistor, i.e. MISFET
Q is the gate electrode 12. Semiconductor region 14 and insulating film 1
1. One semiconductor region 14 is electrically connected to the semiconductor region 8 and, as described above, electrically connected to the first conductive plate 99. 15 is an insulating film provided to cover the entire surface;
This is for electrically isolating the gate electrode 12 and word 1 (WL) 13 from a bit line, which will be described later. 16
and the insulating film 15 above the other semiconductor region 14. This is a contact hole formed by selectively removing IIY, and is for electrically connecting the semiconductor region 14 to a bit line, which will be described later. 17 is the semiconductor region 14 via the connection hole 16Y.
The vias are electrically connected to and extend in the row direction.
It is a node line (BL) and is used to transmit voltage that is information.

次に、上述の構成を有する本発明によるＤＲＡＭの原理
について、説明する。Next, the principle of the DRAM according to the present invention having the above-described configuration will be explained.

第３図（５）および（旬は本発明の詳細な説明するため
のグラフである。第３図面および（Ｂｌにおいて横軸は
、ＭＩＳ型の記憶用容量素子の２つの容量電極間に印加
式れる電圧値Ｖ、［Ｖ］’Ｙ示しである。Figure 3 (5) and Figure 3 are graphs for explaining the present invention in detail. The voltage value V, [V]'Y is shown.

縦軸は、容量電極に印加された電圧によって、その下部
のｐ型半導体領域表面近傍に保持される単位面積あたり
の電荷濃度Ｑｓｃ［個／ｃｒＡ〕’ｘ示したものである
。縦軸は対数目盛である。図ではｐ型シリコン半導体基
板の例を示しているので、前記表面近傍に誘起される電
荷は各量電極間電圧ｖＰ〉ＶＦＲでは負電荷、Ｖ、＜Ｖ
□では正電荷である。The vertical axis represents the charge concentration Qsc [pieces/crA]'x per unit area held near the surface of the p-type semiconductor region below the capacitor electrode due to the voltage applied to the capacitor electrode. The vertical axis is a logarithmic scale. Since the figure shows an example of a p-type silicon semiconductor substrate, the charge induced near the surface is a negative charge, V, <V
In □, it is a positive charge.

ここで、ＶＦＲはフラットバンド電圧である。負電荷は
電子又はアクセプタ不純物、正電荷は正孔よりなる。Here, VFR is a flat band voltage. Negative charges consist of electrons or acceptor impurities, and positive charges consist of holes.

第３図面は一情報とし℃蓄積される電荷として王に空乏
領域中の空間電荷の正孔を利用する場合について示して
いる。これは第２図囚、（Ｂ）に示した半導体領域４が
ある場合に対応する。The third drawing shows a case in which holes of space charges in a depletion region are used as information and charges accumulated. This corresponds to the case where there is the semiconductor region 4 shown in FIG. 2(B).

本発明の理解ヲ答易にするために、第３図（５）におい
て、まず従来の］）ＲＡＭの原理について述べる。In order to facilitate understanding of the present invention, the principle of the conventional RAM will be first described in FIG. 3(5).

カーブ（ａｌ、　（ｂｌおよび（Ｃ１は従来のＤＲＡＭ
における電圧■、と表面近傍の電荷濃度Ｑ８ｃの関係２
示す。図において、ｈは蓄積層が形成される蓄積領域で
あり、ｋは空乏領域であり、ｍは反転層が形成される反
転領域である。図ではカーブ（ａ）、　（ｂ）および（
Ｃｌは記憶容量素子における半導体基板表面近傍部σル
ぎい値電圧（Ｖｔｈ）！−０，２Ｖ程度にし。Curves (al, (bl and (C1) are conventional DRAM
Relationship between the voltage ■ and the charge concentration near the surface Q8c 2
show. In the figure, h is an accumulation region where an accumulation layer is formed, k is a depletion region, and m is an inversion region where an inversion layer is formed. In the figure, curves (a), (b) and (
Cl is the threshold voltage (Vth) near the surface of the semiconductor substrate in the storage capacitor element. Set it to around -0.2V.

たときの電子およびアクセプタ不純物の数（負電荷数）
ｎあるいは正孔の数ｐｔ示すものである。Number of electrons and acceptor impurities (number of negative charges) when
n or the number of holes pt.

カーブ（ａｌは蓄積領域りにおける正孔数ｐを示しｐ−
ｌ　Ｃｏｘ　／ｑ　（ｖ　Ｐ　ＶＰ　Ｂ　）＋　・・・
・・（１１で示される。curve (al indicates the number of holes p in the accumulation region p-
l Cox /q (v P VP B )+...
...(indicated by 11).

カーブ（Ｃ１は反転領域ｍにおける電子とアクセプタ不
純物数ｎ’ｌ示しｎ　＃　０６ｚ　／　ｑ（Ｖｐ−ｖｔ
ｈ）”””（２）で示される。ここでＣ８Ｘは容量素子
の誘電体とじ℃の絶縁膜の厚さである。カーブ（ｂ）は
、反転領域にありながら、反転層ができない状態（深い
空乏状態）において現われるアクセプタ不純物数を示し
Ｑｓｃ　気ｌＶン７ｙへ−で近似的に示される。以上に
より、カーブ（ａＬ　ｆｂｌおよびｔｅｌの要部におけ
る表面電荷濃度Ｑｓｏをめると、′管圧ｖＰ−■ｔｈの
とき表面負電荷濃度Ｑ、、＝Ｉ　ＸＩ　Ｏ”　Ｃ個／ｃ
２〕、電圧ｖ、＝００ときの表面負電荷濃度Ｑ、。＝２
．２Ｘ１０１１［個／ｃｒＰｌ］となる。Curve (C1 indicates the number n'l of electrons and acceptor impurities in the inversion region m) n#06z/q(Vp-vt
h) """ (2) Here, C8X is the thickness of the insulating film in °C between the dielectric of the capacitive element.Curve (b) shows the state in which an inversion layer is not formed even though it is in the inversion region ( It represents the number of acceptor impurities that appear in the deep depletion state (deep depletion state) and is approximated by Qsc. When vP-■th, the surface negative charge concentration Q,,=I XI O” C pieces/c
2], surface negative charge concentration Q, when voltage v, = 00. =2
．． 2×1011 [pieces/crPl].

従来のＤＲＡＭメモリセルの記憶用容量素子は、その情
報となる電荷ｔ、反転領域ｍにおける電子としていた。A storage capacitor element of a conventional DRAM memory cell has a charge t serving as information and an electron in an inversion region m.

すなわち、一定の電圧、例えば５〔ｖ］程度の電圧ン容
量１．極に印加し、動作域を反転領域ｍと１−る。その
上で、外部から篭荷奢供給して反転ＩＣ６を形成［たと
き（カーブ（ＣＪの状態）の電荷量ＱＩＬと、外部から
電荷を供給せずに深い空乏状態（カーブ（ｂｌの状態）
の電荷量ＱＩＨとを情報に応じて形成する。を両撞Ｑ４
Ｌは例えば信号゛０“（すなわち′°Ｌ′”）に、電荷
量Ｑ１Ｈは信号゛１”（すなわち”Ｈ″）に対応させ、
２つの状態の電荷量の差ΔＱｓ　＝ＱＩＬ　Ｑ４Ｈ＝　
５．３ｘ　１ｏ　”　（個／ｃｆｌ〕を利用して信号を
読出していた。That is, a constant voltage, for example, a voltage of about 5 [V] and a capacitance 1. The voltage is applied to the pole, and the operating range is defined as the inversion region m. On top of that, the amount of charge QIL when an inverted IC 6 is formed by supplying a large amount of charge from the outside (curve (state of CJ)) and the amount of charge QIL in a deep depletion state (curve (state of bl) without supplying charge from the outside)
A charge amount QIH is formed according to the information. Both terms Q4
For example, L corresponds to the signal "0" (i.e. '°L'), and the amount of charge Q1H corresponds to the signal "1" (i.e. "H"),
Difference in charge amount between two states ΔQs =QIL Q4H=
The signal was read out using 5.3x 1o'' (numbers/cfl).

これに対して、本発明のＤＲＡＭメモリセルの記憶容量
素子は、その情報となる電荷を少なくとも空乏領域にお
ける空間電荷とすることである。In contrast, in the storage capacitor element of the DRAM memory cell of the present invention, the charge serving as information is at least a space charge in a depletion region.

すなわち、本発明のＤＲＡＭは、反転層ン利用し。That is, the DRAM of the present invention utilizes an inversion layer.

ないところに特徴がある。It has characteristics where it doesn't exist.

カーブ（ｄｌおよびｔｅｌは本発明のＤＲＡＭにおける
容量１！極の電圧（第１導電プレートの電圧）ｖＰと半
導体領域４の表面近傍の電荷濃度Ｑ８ｏの関係を示す。The curves (dl and tel) show the relationship between the voltage of the capacitor 1! pole (voltage of the first conductive plate) vP and the charge concentration Q8o near the surface of the semiconductor region 4 in the DRAM of the present invention.

カー’：４ｆｄｌはカーブ（ａｌ？電圧Ｖ、の負の方向
（図中左方向）へ移動し、たものに近似である。Car':4fdl moves in the negative direction (to the left in the figure) of the curve (al?voltage V), and is approximated by .

カーブｔｅｌは、反転状態ではなく、９乏層中に税われ
る空間電荷のｉＹ示ｆ。フラットバンド電圧は従来ノｖ
ＦＢ□＝−０，９〔ｖ〕カら■ＦＩＩＤ　””　１．２
　［Ｖ〕にしている。フラットバンド電圧を殆んど変化
させずに、空乏状態での空間電荷量を増やすために、ｐ
＋型半導体領域４Ｙ形成ｌ１．て（・る。具体的にはｐ
’ＩＪｉＭｋ　１　（Ｄ不純物ｒａ度１．５　Ｘ　１０
　”　１ｌｌａ／ｃ％］から１．５Ｘ１０”Ｃ個／Ｃ−
〕にまで不純物浪歴を高めている。これによって、読出
し電荷量を太き（ｌ−ている。蓄積領域り、空乏領域に
および反転領域ｍをつくる電圧の範囲も同様に変化する
。The curve tel is not in the inverted state, but represents the iY f of the space charge accumulated in the 9-depletion layer. Flat band voltage is conventional
FB□=-0,9[v]kara ■FIID ”” 1.2
It is set to [V]. In order to increase the amount of space charge in the depletion state without changing the flat band voltage, p
+ type semiconductor region 4Y formation l1. Te(・ru. Specifically, p
'IJiMk 1 (D impurity ra 1.5 x 10
"1lla/c%] to 1.5X10"C pieces/C-
] The history of impurities is increasing. As a result, the amount of read charge is increased (l-). The range of voltages that form the accumulation region, depletion region, and inversion region m also change in the same way.

以上のように、■、とＱＳＣの関係を変化させることに
よって、空乏領域の空間電荷を有効に利用できるように
し、でいる。すなわち、容量電極である第１導電プレー
ト７に、情報に応じてＶ、＝０［Ｖ］又は５　ＥＶ）ｖ
印加すると、蓄積される情報としての電荷量はカーブｔ
ｅｌに従って変化する。つまり、反転層は形成されず、
深い空乏状態となる。これにより、Ｖ、＝Ｏ［Ｖ］のと
きの電荷量ＱＤＬ、又はＶＰ−５［Ｖ’ｌのときの電荷
量ＱＤＨが蓄積される。As described above, by changing the relationship between (1) and QSC, it is possible to effectively utilize the space charge in the depletion region. That is, the first conductive plate 7, which is a capacitive electrode, has V, = 0 [V] or 5 EV)v depending on the information.
When applied, the amount of charge as information stored is curve t
Changes according to el. In other words, no inversion layer is formed;
A deep state of deprivation occurs. As a result, the amount of charge QDL when V=O[V] or the amount of charge QDH when VP-5[V'l is accumulated.

電荷量Ｑ。Ｌは例えば信号°“０”に、電荷量ＱＤへは
信号”１″に対応する。２つの電荷量の差△ＱＤ”ＱＤ
ＨＱＤＬ　＝　５．６　Ｘ　１０　ｌｔ［個／　ｃ＋ｌ
ｌ　］　Ｙ利用すればメモリセルに１ビツトの情報を蓄
えられる。Amount of charge Q. For example, L corresponds to the signal 0, and the charge amount QD corresponds to the signal 1. Difference between two charges △QD”QD
HQDL = 5.6 x 10 lt [pcs/c+l
l ] Y By using Y, 1 bit of information can be stored in a memory cell.

この電荷量は前述の従来のＤＲＡＭのメモリセルと同等
又はそれ以上の電荷量となり℃いる。このように反転層
を利用せずに十分な電荷量が得られる。This amount of charge is equal to or greater than that of the conventional DRAM memory cell described above. In this way, a sufficient amount of charge can be obtained without using an inversion layer.

第３図（Ｂｌは、情報として蓄積される電荷として。FIG. 3 (Bl is the charge accumulated as information.

主に蓄積領域中の蓄積状態の正孔？利用する場合につい
て示している。これは、第２図（Ａｔ、　ＣＢ＋程に深
いｐ＋型半導体領域を形成する場合ではなく、極めて浅
いｐ＋型イオン打込み領域を形成した場合に対応する。Are the holes mainly in the accumulation state in the accumulation region? Indicates when to use it. This corresponds to a case where an extremely shallow p+ type ion implantation region is formed, rather than a case where a p+ type semiconductor region as deep as that shown in FIG. 2 (At, CB+) is formed.

すなわち、イオン打込みされたポロンイオンが、見かけ
上昇面電荷として働くように浅く打込んだ場合の例であ
る。なお、第３同人と同一部分は同一符号で示し、その
説明を省略する。That is, this is an example in which the implanted poron ions are implanted shallowly so as to act as an apparent upward surface charge. In addition, the same parts as the third doujinshi are indicated by the same reference numerals, and the explanation thereof will be omitted.

カーブげ）および（ｇｌは、夫々、カーブ（ａｌおよび
（ｂｌ　’＆電圧Ｖ、の正の方向（図中右方向）へ一定
値だけ移動させたものに近似のカーブである。具体的に
は、フラットバンド電圧を従来の■ＦＢＩ＝　０．ＱＣ
ＶＴからＶＦｌｌＡ＝＋５．２〔Ｖ〕にまで高めている
。このために、ボロンイオンを極く浅く打込んで界面電
荷を増やしている。蓄積領域り、空乏領域におよび反転
領域ｍ”７つくる電圧ＶＰの範囲は、フラットバンド電
圧の変化分だけ同様に変化する。curve) and (gl are curves that are approximate to the curves (al and (bl'& voltage V), respectively, moved by a certain value in the positive direction (rightward in the figure). Specifically, , flat band voltage as conventional ■ FBI = 0.QC
The voltage is increased from VT to VFllA=+5.2 [V]. For this purpose, boron ions are implanted very shallowly to increase the interfacial charge. The range of the voltage VP that forms the storage region, the depletion region, and the inversion region m''7 similarly changes by the change in the flat band voltage.

以上のように、■、とＱ８ｏとの関係を変化させること
によって、蓄積状態の正孔を有効に利用できるようにし
ている。すなわち、＠＊を極である第１導電グレート７
に、情報に応じてＶＰ＝０〔Ｖ〕又は５．ｌＶ）を印加
すると、蓄積される情報としての電荷量はカーブ（ｆＪ
および（ｇｌに従って変化する。As described above, by changing the relationship between ■ and Q8o, the accumulated holes can be used effectively. That is, the first conductive grating 7 whose pole is @*
VP=0 [V] or 5. depending on the information. lV), the amount of charge as information accumulated is curved (fJ
and (varies according to gl.

つまり、反転領域は利用されない。ＶＰ＝ｏ［Ｖ’：１
のときは電荷量ＱＡＬが、ＶＰ＝５〔ｖ〕のときは電荷
量ＱＡＨが蓄積される。電荷１ＱＡＬは例えば信号”０
″に、電荷量ＱＡＢは信号°°１”に対応−する。In other words, the inversion area is not used. VP=o[V':1
When VP=5 [v], the charge amount QAL is accumulated, and when VP=5 [v], the charge amount QAH is accumulated. For example, the charge 1QAL is the signal “0”
'', the charge amount QAB corresponds to the signal °°1''.

２つの電荷量の差△ＱＡ＝△ＱＡＬ−ΔＱＡＨは従来の
電荷量ΔＱ□以上である。このように１反転層を利用せ
ずに十分な電荷量が得られる。電荷量ＱＡＬは蓄積状態
の正孔によって、電荷量ＱＡＨは空乏領域中の空間電荷
によって保持される。なお、ＱＡＬに対しＱＡＨの電荷
の符号は正負が逆であるが何らさしつかえなく、電荷量
の題は△Ｑえで示される。また、Ｖ、−５［Ｖ］である
とぎ、Ｑ４は図中■ＦＢＡの左側の蓄積状態の正孔によ
つ℃保持されることになる。カーブ（ｆｌおよび（ｇｌ
は不純物イオンのドーズ量によって制御しうる。この例
では、第３同人の場合と同一のドーズ量である０第３図
囚、■）に示した原理の他に、これら２つを合わせた使
い方のＤＲＡＭも可能である。界面電荷量Ｙ何らかの方
法で増加し℃やると同時に、空乏領域の空間電荷−ｆｌ
ヲも増やしてやることもできる。また、ｎ型半導体基板
を用いた場合も同様である。この場合、情報となる電荷
は蓄積状態の電子又は空乏状態のドナーからなる空間電
荷である。The difference between the two amounts of charge ΔQA=ΔQAL−ΔQAH is greater than the conventional amount of charge ΔQ□. In this way, a sufficient amount of charge can be obtained without using a single inversion layer. The charge amount QAL is held by accumulated holes, and the charge amount QAH is held by space charges in the depletion region. It should be noted that although the sign of the charge of QAH is opposite to that of QAL, it does not matter, and the amount of charge is expressed as ΔQ. Further, when V is -5 [V], Q4 is held at .degree. C. by the accumulated holes on the left side of FBA in the figure. Curves (fl and (gl
can be controlled by the dose of impurity ions. In this example, in addition to the principle shown in Fig. 3 (2), which has the same dose as in the third case, a DRAM using a combination of these two methods is also possible. At the same time that the amount of interfacial charge Y increases in some way by ℃, the space charge in the depletion region -fl
You can also increase the number of wo. Further, the same applies when an n-type semiconductor substrate is used. In this case, the information charge is a space charge consisting of electrons in an accumulated state or donors in a depleted state.

次に、本発明の実施例Ｉの具体的な製造方法について説
明する。Next, a specific manufacturing method of Example I of the present invention will be described.

第４図〜第９図の各図において囚は、本実施例の製造方
法を説明するための各製造工程におけるＤＲＡＭメモリ
セルの要部平面図であり、第４図〜第９図の各図の（Ｂ
ｌは、それぞれの図番に対応する囚の切断線における断
面図である。4 to 9 are main part plan views of the DRAM memory cell in each manufacturing process for explaining the manufacturing method of this embodiment, and each of the drawings in FIGS. 4 to 9 of (B
1 is a sectional view taken along the cutting line of the prisoner corresponding to each figure number.

まず、ＤＲＡＭを構成するために、単結晶シリコン（Ｓ
ｉ　）からなるｐ−型半導体基板１を用意する。この半
導体基板１に、第４図（Ａｔ、［Ｆ］）に示すように、
隣接するメモリセル問および周辺回路。First, in order to configure DRAM, single crystal silicon (S
i) A p-type semiconductor substrate 1 is prepared. On this semiconductor substrate 1, as shown in FIG. 4 (At, [F]),
Adjacent memory cells and peripheral circuits.

例えばアドレス選択回路、読み出し回路、−ｉＦぎ込み
回路等を構成する半導体素子間（図示していない）を電
気的に分離するための厚いフィールド絶縁膜（ＳｉＱ、
膜）２を形成する。このフィールド絶縁膜２は、周知の
シリコン基板をシリコン窒化膜（シリコンナイトライド
膜）をマスクとして用いて選択的に熱酸化する技術によ
って形成すればよい。For example, a thick field insulating film (SiQ,
Form a film) 2. This field insulating film 2 may be formed by a well-known technique of selectively thermally oxidizing a silicon substrate using a silicon nitride film as a mask.

第４図囚、（Ｂ）に示す工程の後に、細孔ならびに第２
導電プレートを形成するために、絶縁膜３Ａ。In Figure 4, after the process shown in (B), the pores and the second
Insulating film 3A to form a conductive plate.

絶縁膜３Ｂ、絶縁膜３０￥半導体基板１全面に形成する
。前記！８縁膜３Ｃは、細孔を形成するための耐エツチ
ングマスクであり、例えば二酸化ケイ素（Ｓｉｌｌ）膜
ン用いればよい。前記絶縁膜３Ｂは、第２導電プレート
を形成するための耐不純物導入マスクであり、例えばシ
リコンナイトライド（８１３Ｎ４）膜を用いればよい。An insulating film 3B and an insulating film 30 are formed on the entire surface of the semiconductor substrate 1. Said! The edge film 3C is an etching-resistant mask for forming pores, and may be, for example, a silicon dioxide (Sill) film. The insulating film 3B is an impurity introduction mask for forming the second conductive plate, and may be made of, for example, a silicon nitride (813N4) film.

前記絶縁膜３Ａは、半導体基板ｌとシリコンナイトライ
ド膜３Ｂとの応力を緩和するためのものであり、例えば
二酸化ケイ素膜を用いればよい。絶縁膜３Ａは基板１の
表面の熱酸化によって形成すればよい。絶縁膜３Ｂ、３
０は、熱酸化技術、化学的気相析出〔以下、　ＯＶＤ　
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ）という〕によって形成すればよい。そして、記憶用
容量素子形成部の絶縁膜３０を選択的にパターニングし
、細孔を形成するための第１マスクを形成する。この第
１マスクを用いて異方性のドライエツチングを施し、選
択的に絶縁膜３Ｂ、３０を除去１．てＰ３緑膜３Ｂによ
る第２マスクを形成し、さらに、選択的に所定部分の半
導体基板ＩＺ除去して、第５図（４）、（旬に示すよう
に、細孔４を形成する。この細孔４の幅寸法Ｗは１〜１
．５〔μｍ〕程度でよく、その半導体基板１表面からの
深さは２〜４〔μｍ〕程度あればよい。The insulating film 3A is for relieving stress between the semiconductor substrate l and the silicon nitride film 3B, and may be made of, for example, a silicon dioxide film. The insulating film 3A may be formed by thermal oxidation of the surface of the substrate 1. Insulating film 3B, 3
0 is thermal oxidation technology, chemical vapor deposition [hereinafter referred to as OVD
(Chemical Vapor Depositio
n)]. Then, the insulating film 30 in the storage capacitor element formation area is selectively patterned to form a first mask for forming pores. Using this first mask, anisotropic dry etching is performed to selectively remove the insulating films 3B and 30.1. A second mask is formed using the P3 green film 3B, and further, predetermined portions of the semiconductor substrate IZ are selectively removed to form pores 4 as shown in FIG. The width dimension W of the pore 4 is 1 to 1
．． The depth from the surface of the semiconductor substrate 1 may be about 2 to 4 [μm].

第５図（至）、０３＋ＶＣ示す工程の後に、前記第１マ
スクとなった絶縁膜３０′９ｆ選択的に除去し、第２マ
スクとなる絶縁膜３Ｂ′％：露出させる。この第２マス
クを用い、細孔４内の露出された半導体基板１表面近傍
に不純物を導入し、第６図囚、■）に示すように、　第
２導電プレートとなるｐ＋型の半導体領域５な形成する
。この半導体領域５は、記憶用容量素子形成部において
、記憶用容量素子に蓄積されるより多くの情報となる電
荷量または空乏層電荷量を得るために、後述する第１導
電プレートに印加される動作電圧よりも高いしきい値電
圧（ｖｔｈ）を得るように形成すれはよい。例えば、ｌ
Ｘｌ０”［原子側／ｃｌｆｌ］程度またはそれ以上のａ
度のボ０７（Ｂ　）イオ７’ｌ、９００−１０００〔℃
〕程度の熱拡散技術によって導入して形成する。After the step shown in FIG. 5 (to) 03+VC, the insulating film 30'9f serving as the first mask is selectively removed, and the insulating film 3B'% serving as the second mask is exposed. Using this second mask, impurities are introduced into the vicinity of the exposed surface of the semiconductor substrate 1 in the pore 4, and as shown in FIG. form. This semiconductor region 5 is applied to a first conductive plate, which will be described later, in order to obtain a charge amount or a depletion layer charge amount which becomes more information stored in the storage capacitor element in the storage capacitor element forming part. It may be formed to obtain a threshold voltage (vth) higher than the operating voltage. For example, l
a of about Xl0” [atomic side/clfl] or more
Degree Bo07 (B) Io7'l, 900-1000 [℃
] It is introduced and formed by heat diffusion technology of about 100%.

この場合における半導体領域５の半導体基板１表面から
その内部方向への深さは、０．３〔μｍ〕程度に形成さ
れる。In this case, the depth of the semiconductor region 5 from the surface of the semiconductor substrate 1 toward the inside thereof is approximately 0.3 [μm].

第６図囚、（Ｂ）に示す工程の後に、前記絶縁膜３Ｂ、
３Ａを選択的に除去し、第７図囚、　（Ｂｌに示すよう
に、記憶用容量素子を構成するためて・全面に絶縁膜６
を形成する。この絶縁膜６としては、その比誘を率が７
〜８と高い例えば１　ｓ　ｏ（’ｇ程度の膜厚を有する
ＯｖＤ法で形成したシリコンナイトライド膜と、該シリ
コンナイトライド膜と半イド膜下部に設ける例えば８０
［Ａ’１程度の膜厚Ｚ有するｇｔの二酸化ケイ素膜と、
前記ナイトライド膜のピンホールを除去するために、ナ
イトライド膜上部に設げる例えば３０［）ｉ）程度の膜
厚を有する第２の二酸化ケイ素膜とによって構成された
ものを用いればよい。第１および第２の二酸化ケイ素膜
は、夫々、半導体基板およびシリコンナイトライド膜表
面の熱酸化によって形成部ｇばよい。After the step shown in FIG. 6(B), the insulating film 3B,
3A is selectively removed, and an insulating film 6 is formed on the entire surface in order to constitute a storage capacitor element, as shown in Figure 7 (Bl).
form. This insulating film 6 has a specific permittivity of 7.
A silicon nitride film formed by the OvD method having a film thickness of, for example, 1 s o ('g) and a silicon nitride film formed under the silicon nitride film and the semi-id film, for example,
[gt silicon dioxide film having a film thickness Z of about A'1,
In order to remove pinholes in the nitride film, a second silicon dioxide film having a thickness of, for example, about 30 [)i) provided above the nitride film may be used. The first and second silicon dioxide films may be formed at the portion g by thermal oxidation of the surfaces of the semiconductor substrate and the silicon nitride film, respectively.

第７１囚、（Ｂ）に示す工程の後に、後の工程によって
形成される＠１導電プレートとＭＩＳＦＥＴを構成する
一方の半導体領域との電気的な接続部において、Ｐ縁膜
６を選択的に除去し、接続孔７を形成する。この後、第
４導電プレートとなる多結晶シリコン膜を、ＯＶＤ法に
よって全面に形成する。多結晶シリコン膜は、例えば１
５００〜３０００ＣＡ］ａ度の膜厚でよい。この多結晶
シリコン膜に、導電性を得るためにリンを拡散する処理
を施すかまたはｌＸｌ０”［原子側／　ｃｒＡ　’］程
度のヒ素（Ａｓ）イオン不純物ｔ、３０　［ＫｅＶ］程
度のエネルギでつて、接続孔７部分の半導体基板１表面
近傍部に不純物が拡散され、後の工程によって形成され
るＭＩＳＦＥＴを構成するｎ＋＋半導体領域８を形成す
る。ｎ＋＋半導体領域８は、ｐ中型半導体領域５と離し
７で設けられる。高不純物濃度領域同志の接合が形成さ
れることによって、接合の降伏電圧が劣化するのｔ防止
するためである。半導体領域８の深さは、０．２〔μｍ
〕程度になる。この後に、多結晶シリコン膜を選択的に
バターニングし、第８図（Ａｌ、　（Ｂｌに示すように
、一端部が半導体領域８と電気的に接続され、かつ細孔
４を覆うように設けられた絶縁膜６上部に延在する第１
導電プレー）９Ｙ形成する。第１導電プレート９は各メ
モリセル毎に独立し℃設けられる。これによって、メモ
リセルの記憶用容量素子０が形成される。71st prisoner, after the step shown in (B), the P edge film 6 is selectively removed at the electrical connection between the @1 conductive plate formed in a later step and one semiconductor region constituting the MISFET. The connecting hole 7 is formed by removing the connecting hole 7. Thereafter, a polycrystalline silicon film that will become a fourth conductive plate is formed over the entire surface by OVD. For example, the polycrystalline silicon film is
The film thickness may be 500 to 3000 CA] degrees. To obtain conductivity, this polycrystalline silicon film is subjected to a process of diffusing phosphorus, or is treated with arsenic (As) ion impurity t of lXl0'' [atomic side/crA'] and an energy of approximately 30 [KeV]. , impurities are diffused into the vicinity of the surface of the semiconductor substrate 1 in the connection hole 7 portion to form an n++ semiconductor region 8 that constitutes a MISFET to be formed in a later step.The n++ semiconductor region 8 is separated from the p medium semiconductor region 5. This is to prevent the breakdown voltage of the junction from deteriorating due to the formation of a junction between high impurity concentration regions.The depth of the semiconductor region 8 is 0.2 μm.
] degree. After this, the polycrystalline silicon film is selectively buttered, and as shown in FIG. The first insulating film 6 extends on top of the insulating film 6.
Conductive plate) 9Y is formed. The first conductive plate 9 is provided independently for each memory cell. As a result, storage capacitive element 0 of the memory cell is formed.

第８図（５）、（Ｂ）に示す工程の後に、露出されてい
る絶縁膜６の主としてシリコンナイトライド膜を耐熱処
理のためのマスクとし壬用い、熱酸化技術によって、第
１導電プレート９を覆う絶縁膜（５ｉＯｄｌｌ）１０’
を形成する。この絶縁膜１ｏは、第１導電プレート９と
後の工程によって形成されるワード線とが電気的に分離
できるように、その膜厚！例えば２０００〜３０００［
Ａ］程度にすればよい。これによって、細孔４部分が埋
らない場合は、埋込み材料、例えば、多結晶シリコン膜
、絶縁膜を用いて溝内Ｚ埋める必要がある。多結晶シリ
コンは酸化により絶縁物とする必要がある。この後に、
露出された絶縁膜６を選択的に除去し、第９図（イ）、
■）に示すように、除去された部分に、主としてゲート
絶縁膜！構成するための絶縁膜１１を露出した半導体基
板１０表面の熱酸化により形成する。この艙緑膜１１は
、例えば２００［Ａ１程度の膜厚ｌ有している。After the steps shown in FIGS. 8(5) and 8(B), the first conductive plate 9 is formed by a thermal oxidation technique using mainly the silicon nitride film of the exposed insulating film 6 as a mask for heat-resistant treatment. Insulating film (5iOdll) 10' covering
form. This insulating film 1o has a certain thickness so that the first conductive plate 9 and the word line formed in a later step can be electrically isolated. For example, 2000-3000 [
A]. If the portion of the pore 4 is not filled by this, it is necessary to fill the inside of the trench Z using a filling material, for example, a polycrystalline silicon film or an insulating film. Polycrystalline silicon must be made into an insulator by oxidation. After this,
The exposed insulating film 6 is selectively removed, and as shown in FIG.
■) As shown in Figure 2), there is mainly a gate insulating film in the removed area! An insulating film 11 for the structure is formed by thermal oxidation of the exposed surface of the semiconductor substrate 10. The green film 11 has a thickness l of about 200[A1], for example.

第９図囚、（Ｂ１に示す工程の後に、ＭＩＳＦＥＴのゲ
ート電極、ワード線および周辺回路の半導体素子を形成
するために、全面に多結晶シリコン膜を形成する。この
多結晶シリコン膜に前述と同様の処理を施し、低抵抗化
する。この後に、多結晶シリコン膜を選択的にバターニ
ングし、ゲート電極１２．ワード線（ＷＬ）１３ならび
に周辺回路の半導体素子（図示していない）を形成する
。ゲート電極１２は、列方向に隣接する他のメモリセル
のゲート電極１２と電気的に接続されており。FIG. 9 (after the step shown in B1), a polycrystalline silicon film is formed on the entire surface in order to form the gate electrode of the MISFET, the word line, and the semiconductor elements of the peripheral circuit. A similar process is applied to reduce the resistance.After this, the polycrystalline silicon film is selectively patterned to form gate electrodes 12, word lines (WL) 13, and semiconductor elements (not shown) of peripheral circuits. The gate electrode 12 is electrically connected to the gate electrode 12 of another memory cell adjacent in the column direction.

列方向に延在するワード線１３Ｙ構成するようになって
いる。また、ゲート電極１２．ワード線（ＷＬ）１３と
しては、モリブデン（ＭＯ）、タングステン（Ｗ）、チ
タン（Ｔｊ　）等の高融点金属層。Word lines 13Y extend in the column direction. Further, the gate electrode 12. The word line (WL) 13 is a high melting point metal layer such as molybdenum (MO), tungsten (W), titanium (Tj), or the like.

該高融点金属のシリサイド肩との化合物であるシリサイ
ド又は多結晶シリコン層とその上の高融点金属層又は高
融点金属のシリサイド層からなる２層構造等を用い又も
よい。この後に、ＭＩＳＦＥＴ形成部において、ゲー）
を極１２Ｙ耐不純物導入のためのマスクとして用い、絶
縁膜１１Ｙ介した半導体基板１表面近傍部に、ＭＩＳＦ
ＥＴのソース領域およびドレイン領域を形成するために
、自己整合（ｓｅｌｆ　ａＨｇｎｍｅｎｔ　）的Ｋｎ＋
型の不純物を導入する。この導入された不純物に引き伸
し拡散な施し、第１０図囚、（島に示すように、ソース
領域およびドレイン領域となるｎ＋＋半導体領域１４Ｙ
形成する。前記半導体領域８は、−万〇半導体領域１４
と電気的に接続される。これによって、メモリセルのス
イッチング用トランジスタ（ＭＩＳＦＥＴ）Ｑが形成さ
れる。また、前記ｎ＋型の不純物とし℃は、ヒ素イオン
不純物を用い、絶縁膜１１を透過する！うなイオン注入
技術によって導入すればよい。ｎ＋型領領域深さは０．
２μｍと浅い。A two-layer structure consisting of a silicide or polycrystalline silicon layer which is a compound of the high melting point metal with the silicide shoulder and a high melting point metal layer or a silicide layer of the high melting point metal thereon may be used. After this, in the MISFET formation part,
MISF was applied to the vicinity of the surface of the semiconductor substrate 1 via the insulating film 11Y using the electrode 12Y as a mask for introducing impurity-resistant impurities.
To form the source and drain regions of the ET, self-aligned Kn+
Introducing type impurities. This introduced impurity is stretched and diffused, as shown in FIG.
Form. The semiconductor region 8 is -10,000 semiconductor region 14
electrically connected to. As a result, a memory cell switching transistor (MISFET) Q is formed. Further, as the n+ type impurity, an arsenic ion impurity is used and the temperature is transmitted through the insulating film 11! It may be introduced by such ion implantation technology. The depth of the n+ type region is 0.
As shallow as 2 μm.

第１０図（８）、　（Ｂｌに示す工程の後に、ゲート電
極１２およびワード線（ＷＬ）１３と後の工程によって
形成されるピット線とを電気的に分離するために、全面
に絶縁膜１ｓｔ形成する。このＰ縁膜１５としては、表
面の起伏部を緩和し、かつ、ＤＲＡＭの電気的特性に影
響を与えるす）　ＩＪウム（Ｎａ　）イオンを捕獲する
ことができるフォスフオシリケードガラス（ＰＳＧ）膜
を用いるとよい。FIG. 10 (8), (After the step shown in Bl, an insulating film 1st is applied over the entire surface in order to electrically isolate the gate electrode 12 and word line (WL) 13 from the pit line formed in a later step. The P edge film 15 is made of phosphorus silicate glass (which softens the surface undulations and affects the electrical characteristics of the DRAM) and which can capture IJium (Na) ions. PSG) film may be used.

この後に、他方の半導体領域１４と後の工程によって形
成されるビット線との接続をするために、当該半導体領
域１４上部の絶縁膜１５．ＩＩＹ選択的に除去し、接続
孔１６Ｙ形成する。この接続孔１６を介して、半導体領
域１４と電気的に接続し、第１１図（５）、　（Ｂｌに
示すように１行方向に延在するビット線（ＢＬ）１７を
形成する。このビット線（ＢＬ）１７は、例えばアルミ
ニウム（Ａｌ）によって形成すればよい。この後、最終
保賎膜とし５てＰＳＧ膜およびプラズマＯＶＤ法による
シリコンナイトライド膜を形成する。After this, in order to connect the other semiconductor region 14 to a bit line formed in a later step, an insulating film 15. IIY is selectively removed to form a connection hole 16Y. A bit line (BL) 17 is electrically connected to the semiconductor region 14 through this connection hole 16 and extends in one row direction as shown in FIG. The line (BL) 17 may be formed of aluminum (Al), for example.After this, a PSG film and a silicon nitride film are formed by plasma OVD as a final protective film 5.

これら一連の製造工程によって１本実施例のＤＩｔＡＭ
は完成する。Through these series of manufacturing steps, one DItAM of this embodiment is manufactured.
is completed.

次に、本発明の実施例■の具体的な動作について説明す
る。Next, the specific operation of the embodiment (2) of the present invention will be explained.

本実施例の動作は、第２図囚、■）χ用い、所定のメモ
リセルの動作について説明する。The operation of this embodiment will be explained using FIG.

まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭＩＳＦＥＴ１１１［するゲート電極
１２に、選択的に制御電圧Ｙ印加して、当該ＭＩＳＦＥ
ＴＱを導通（ＯＮ）させる。First, the case of writing information into a memory cell will be explained. A control voltage Y is selectively applied to the gate electrode 12 of the MISFET 111 of the memory cell to
Make TQ conductive (ON).

この後に、接続孔１６を介して半導体領域１４と電気的
に接続されているビット線（ＢＬ）１７に、情報に対応
した電圧Ｚ印加させる。これによって、ビット１（ＢＬ
）１７の情報となる電圧は、ＭＩＳＦＥＴＱＹ介して第
１導電プレート９に印加される。第２導電プレートとな
る半導体領域５は半導体基板１と電気的に接続され、所
定の固定電位■ｓｓに保持されている。ずなわち、第２
導電グレ、１ −トの電位と第１導宵フレート９に印加された情報とな
る電圧とに電位差があれば、それらの介在部分である絶
縁膜６に情報となる電荷が蓄積、所謂、メモリセルの記
憶用容量素子０に書き込まれる。Thereafter, a voltage Z corresponding to the information is applied to the bit line (BL) 17 electrically connected to the semiconductor region 14 through the connection hole 16. This allows bit 1 (BL
) 17 is applied to the first conductive plate 9 via MISFETQY. A semiconductor region 5 serving as a second conductive plate is electrically connected to the semiconductor substrate 1 and is held at a predetermined fixed potential ■ss. zuna, the second
If there is a potential difference between the potential of the conductive plate 1 and the voltage applied to the first conductive plate 9, the electric charge representing the information is accumulated in the insulating film 6, which is the intervening part between them, and a so-called memory is generated. Written to memory capacitive element 0 of the cell.

メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃに情報？書き込んだ状態において、ＭＩＳ
ＦＥＴｑ’Ｙ非導通（ＯＦＦ）と感せればよい。When storing information in a memory cell, the information is stored in the storage capacitive element C of the memory cell. In the written state, MIS
All you have to do is feel that FETq'Y is non-conducting (OFF).

また、メモリセルの情報音読み出す場合には、前記書き
込み動作と逆の動作を行えばよい。１本実施例によれは
、細孔技術による記憶用容量素子とＭＩＳＦＥＴとの直
列回路ｔメモリセルとするＤＲＡＭにおいて、前記記憶
用容量素子は、所定の半導体基板内部および細孔内にお
ける半導体基板表面部に設けられた絶縁膜と、一端部が
前記絶縁膜上部に設けられ、他端部が前記ＭＩＳＦＥＴ
の一方の半導体領域と電気的に接続して設けられた第１
導電プレートと、所定の半導体基板表面近傍部および細
孔内における半導体基板表面近傍部に設けられた第２導
電プレートとなる半導体領域とによって構成することが
できる。これによって、その情報となる電荷を第１導電
プレートと第２導電プレートとの介在部分における絶縁
膜に蓄積することができるとともに、細孔部から半導体
基板内部に形成される空乏領域を第２導電プレートによ
って抑制することができる。従っ１、隣接する記憶用容
量素子間におけるそれぞれの空乏領域の結合を防止する
ことができ、それらの間でのリーク現象を防止すること
ができる。Furthermore, when reading information sound from a memory cell, an operation opposite to the write operation described above may be performed. 1. According to this embodiment, in a DRAM having a series circuit t memory cell of a storage capacitor and a MISFET using pore technology, the storage capacitor is arranged inside a predetermined semiconductor substrate and on the surface of the semiconductor substrate within the pore. an insulating film provided on the upper part of the insulating film, one end part provided on the upper part of the insulating film, and the other end part provided on the MISFET.
A first semiconductor region provided electrically connected to one semiconductor region of
It can be constituted by a conductive plate and a semiconductor region serving as a second conductive plate provided near a predetermined semiconductor substrate surface and in a pore near the semiconductor substrate surface. As a result, the charge serving as the information can be accumulated in the insulating film in the intervening part between the first conductive plate and the second conductive plate, and the depletion region formed inside the semiconductor substrate from the pore can be transferred to the second conductive plate. It can be suppressed by a plate. Therefore, 1. it is possible to prevent the respective depletion regions between adjacent storage capacitor elements from being coupled together, and leakage phenomena between them can be prevented.

また、リーク現象を防止することができるために、それ
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
ン低減することができる。従って、ＤＲＡＭの動作時間
を向上することができる。Furthermore, since leakage phenomena can be prevented, leakage current between the respective storage capacitor elements can be reduced. As a result, it is possible to improve the charge holding time which becomes information in the storage capacitor element, and to reduce the frequency of rewriting operations. Therefore, the operating time of the DRAM can be improved.

さらに、記憶用容量素子に蓄積される情報となる電荷は
、蓄積層が形成される蓄積領域または狭い空乏層領域に
おける電荷を用いることができる。Further, as the charge serving as the information stored in the storage capacitor, the charge in the storage region where the storage layer is formed or the narrow depletion layer region can be used.

従って、広い空乏領域または反転層領域内に蓄積される
電子を情報とする必要がなくなるために、α線や周辺回
路部からの注入によって生じる不要な少数キャリアによ
る影響を防止することかできる。Therefore, it is no longer necessary to use electrons accumulated in the wide depletion region or inversion layer region as information, so that the influence of unnecessary minority carriers caused by α rays or injection from the peripheral circuitry can be prevented.

また、さらに、記憶用容量素子は、α線によって生じる
不要な少数キャリアによる影響度を考慮する必要がない
ために、その占有面積を縮小″することができる。これ
によって、ＤＲＡＭの高集積化を可能にすることができ
る。Furthermore, since there is no need to consider the influence of unnecessary minority carriers caused by α rays, the area occupied by the storage capacitive element can be reduced.This allows for higher integration of DRAM. can be made possible.

〔実施例■〕[Example ■]

本実施例は、ＤＲＡＭのメモリセルについて、その構造
について説明し、その製造方法については前記実施例１
とほぼ同様であるのでその説明は省略する。本実施例は
、実施例■の第１導電プレート上にさらに固定電位の印
加された第３導電プレートを設け、容量値の増加および
安定化を計った例である。This example describes the structure of a DRAM memory cell, and the manufacturing method described in Example 1 above.
Since it is almost the same as that, its explanation will be omitted. This example is an example in which a third conductive plate to which a fixed potential is applied is further provided on the first conductive plate of Example (2) to increase and stabilize the capacitance value.

第１２図（２）は１本実施例の構造を説明するためのＤ
ＲＡＭメモリセルの要部平面図であり、第１２図の）は
、第１２装置の■−■切断線における断面図である。な
お、本実施例の全図において、前記実施例Ｉと同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。FIG. 12 (2) is a D for explaining the structure of this embodiment.
FIG. 12 is a plan view of a main part of a RAM memory cell, and FIG. 12) is a cross-sectional view of the twelfth device taken along the line 1--2. In all the figures of this embodiment, parts having the same functions as those of the above-mentioned embodiment I are given the same reference numerals, and repeated explanations thereof will be omitted.

第１２図（５）、　（Ｂｌにおいて、６Ａは第１導電プ
レート９を少なくとも覆うように設けられた前記絶縁膜
６と同様の構成の絶縁膜であり、記憶用容量素子を構成
するためのものである。この絶縁膜６Ａは、第１導電プ
レート９と後述する第３の電極（以下、第３導電プレー
トという）とによって、情報となる正孔の電荷を蓄積す
るようになっている。また、隣接するメモリセルの第１
導電プレート９間を、’ｉｔｔ気的に分離するようにな
っている。FIG. 12(5), (In Bl, 6A is an insulating film having the same structure as the insulating film 6 provided to at least cover the first conductive plate 9, and is for forming a storage capacitive element. This insulating film 6A is configured to accumulate hole charges, which serve as information, by the first conductive plate 9 and a third electrode (hereinafter referred to as the third conductive plate), which will be described later. , the first of adjacent memory cells
The conductive plates 9 are electrically separated from each other.

１８はＭＩＳＦＥＴＱ形成部以外の絶縁膜６Ａ上部に設
けられ、かつ、同一のメモリセルアレイ内の他のメモリ
セルの第３導電プレートと接続され一体化されて設けら
れた第３導電プレートであり。Reference numeral 18 denotes a third conductive plate provided above the insulating film 6A in areas other than the MISFETQ forming portion, and connected and integrated with third conductive plates of other memory cells in the same memory cell array.

記憶用容量素子！構成するためのものである。この第３
導電プレート１８には、固定電位例えは基板と同電位が
印力口されるようになっている。メモリセルの記憶用容
量素子は、呈に、第１導電プレー）９．＠２導電プレー
トである半導体領域５および絶縁膜６から成る容量０と
、第１導電プレート９．第３導電ブレ←ト１８および絶
縁膜６Ａから成る各ｆ！ｋｏ□との並列回路接続したも
のによって構成されている。ＩＯＡは第３導電プレート
１８を覆うように設けられた絶縁膜であり、第３導電プ
レート１８とワード線（ＷＬ）１３と’に電気的に分離
するためのものである。Capacitive element for memory! It is for configuring. This third
A fixed potential, for example the same potential as the substrate, is applied to the conductive plate 18. The storage capacitive element of the memory cell is comprised of a first conductive plate)9. @2 A capacitance 0 consisting of a semiconductor region 5 and an insulating film 6 which are conductive plates, and a first conductive plate 9. Each f! consisting of the third conductive bullet 18 and the insulating film 6A! ko□ is connected in parallel circuit. The IOA is an insulating film provided to cover the third conductive plate 18, and is used to electrically isolate the third conductive plate 18 from the word lines (WL) 13 and'.

このような、第１２図（Ａｔ、（Ｂｌに示（７たメモリ
セルを用いて、具体的なメモリセルアレイを構成すると
、第１３図に示すようになる。When a concrete memory cell array is constructed using the memory cells shown in FIGS. 12(At and 7), it becomes as shown in FIG. 13.

第１３図は、本発明の実施例■を説明するだめの概略的
なメモリセルアレイの要部平面図である。FIG. 13 is a schematic plan view of a main part of a memory cell array for explaining embodiment (2) of the present invention.

なお、第１３図は、その図面ン見易くするために、各導
１！層間に設けられるべき絶縁膜は図示しない。In addition, in FIG. 13, each lead 1! An insulating film to be provided between layers is not shown.

また、第４３図において、第３導電プレート１ｓｔ除け
ば実施例■の平面と同一となる。Moreover, in FIG. 43, the plane is the same as that of Example 2 except for the third conductive plate 1st.

次に、本発明の実施例■の具体的な動作について説明す
る。Next, the specific operation of the embodiment (2) of the present invention will be explained.

本実施例の動作は、第１２図囚、（Ｂｌ用い、所定のメ
モリセルの動作について説明する。The operation of this embodiment will be explained using FIG. 12 (using B1) and the operation of a predetermined memory cell.

まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭＩＳＦＥＴ（１−構成するゲート電
極１２に、選択的に制御電圧を印加して、当該ＭＩ　５
ＦＥＴＱをＯＮさせる。この後に、接続孔１６Ｙ通して
半導体領域１４と電気的に接続されているビット線（Ｂ
Ｌ）１７に、情報となる電圧を印力口する。これによっ
て、ビット線（ＢＬ）１７の情報となる電圧は、ＭＩＳ
ＦＥＴＱＹ介して第１導電プレート９に印加される。第
２導電プレートとなる半導体領域５は半導体基板１と電
気的に接続され所定の固定電位■ｇｓに保持され、例え
ば第３導電プレート１８も固定電位ｖｓｇに保持されて
いる。すなわち、第２導電プレートおよび第３導電プレ
ート１８の電位と第１導導電プレート９に印加された情
報となる電圧とに電位差があれば、それらの介在部分で
ある絶縁膜６および絶縁膜６Ａとに情報となる電荷が蓄
積。First, the case of writing information into a memory cell will be explained. A control voltage is selectively applied to the gate electrode 12 constituting the MISFET (1-) of the memory cell to
Turn on FETQ. After this, the bit line (B) electrically connected to the semiconductor region 14 through the connection hole 16Y
L) Input a voltage serving as information to the port 17. As a result, the voltage serving as information on the bit line (BL) 17 is
It is applied to the first conductive plate 9 via FETQY. The semiconductor region 5 serving as the second conductive plate is electrically connected to the semiconductor substrate 1 and held at a predetermined fixed potential GS. For example, the third conductive plate 18 is also held at a fixed potential vsg. That is, if there is a potential difference between the potential of the second conductive plate 18 and the third conductive plate 18 and the information voltage applied to the first conductive plate 9, the insulating film 6 and the insulating film 6A which are the intervening parts thereof Electric charge that becomes information accumulates in .

所謂、メモリセルの記憶用容量素子０．　Ｖｃ：＠Ｆき
込まれる。The so-called memory cell storage capacitor element 0. Vc: @F is inserted.

メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃ８に情報を魯き込んだ状態ニオいて、ＭＩ
邑ＰＥＴＱをＯＦＦさせればよい。When storing information in a memory cell, the information is stored in the storage capacitor C8 of the memory cell, and then the MI
All you have to do is turn off Ou PETQ.

また、メモリセルの情報を読み出す場合には。Also, when reading information from memory cells.

前記書き込み動作と逆の動作を行えばよい。An operation opposite to the write operation described above may be performed.

本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路ｔメモリセルとするＤＲＡＭに
おいて、前記実施例Ｉと同様な効果を得ることができ、
さらに、第１導電プレート上部に絶縁膜を介して第３導
電プレートを設けることにより、第１導電プレートと第
２導電プレートとによって蓄積される電荷量と、第１導
電プレートと第３導電プレートとＫよる電荷量とｔ記憶
用容量素子に蓄積することができる。これによって、前
記実施例■に比べて、記憶用容量素子の占有面積におけ
る正孔の電荷蓄積量を約１．５倍に増大させることがで
き、よりＤＲＡＭの高集積化を可能にすることができる
。なお、基板が基板バイアス電位Ｖ□ＥＶ）、第３導電
プレートも同電位Ｖ０〔ｖ〕であるときは約２倍に増大
させることができる。According to this embodiment, a memory capacitor element using pore technology and M
In a DRAM using a series circuit t memory cell with an ISFET, the same effect as in the embodiment I can be obtained,
Furthermore, by providing the third conductive plate on top of the first conductive plate with an insulating film interposed therebetween, the amount of charge accumulated by the first conductive plate and the second conductive plate and the amount of charge accumulated by the first conductive plate and the third conductive plate can be reduced. The amount of charge determined by K and t can be stored in the storage capacitor element. As a result, the amount of charge storage of holes in the area occupied by the storage capacitor can be increased by about 1.5 times compared to the above-mentioned Example (2), and it is possible to further increase the integration density of DRAM. can. Note that when the substrate bias potential is V□EV) and the third conductive plate is also at the same potential V0 [v], it can be increased approximately twice.

また、第１導電プレート上部に固定電位の第３導ｔプレ
ート１ｗｊｔけることにより、電圧が変動する制御電圧
が印加されるワード線が、第１導電プレートに与える影
響を防止することができ、記憶用容量素子に蓄積される
正孔の電荷ｉを安定化させることができる。これによっ
て、ＤＲＡＭの書き込み、読み出し動作を安定化させる
ことができ、ＤＲＡＭの高信頼性を可能にすることがで
きる。In addition, by placing the third conductive plate 1wjt with a fixed potential above the first conductive plate, it is possible to prevent the word line to which a variable control voltage is applied from affecting the first conductive plate. The charge i of holes accumulated in the capacitive element can be stabilized. As a result, writing and reading operations of the DRAM can be stabilized, and high reliability of the DRAM can be achieved.

し実施例狙〕 本実施例は、ＤＲＡＭのメモリセルについて、その構造
について、説明し、その製造方法については前記実施例
Ｉとほぼ同様であるのでその説明は省略する。本実施例
は、実施例■においてメモリセル間に設けたフィールド
絶縁膜な低減し、高集積化を図る例である。Embodiment In this embodiment, the structure of a DRAM memory cell will be explained, and the manufacturing method thereof will be omitted since it is almost the same as that of the embodiment I. This embodiment is an example in which the field insulating film provided between memory cells in Embodiment 2 is reduced and higher integration is achieved.

第１４回置は、本実施例の構造を説明するためのＤＲＡ
Ｍメモリセルの要部平面図であり、第１４図（Ｂｌは、
第１４回（８）の■−■切断線における断面図である上
なお５本実施例の全図において、前記実施例Ｉと同一機
能を有するものは同一符号を付け、その（り返しの説明
は省略する。The 14th position is a DRA for explaining the structure of this embodiment.
FIG. 14 is a plan view of the main part of the M memory cell (Bl is
In all the figures of the above five embodiments, which are cross-sectional views taken along the section line ■-■ in Part 14 (8), those having the same functions as those of the above-mentioned embodiment I are given the same reference numerals, and their (repeated explanation) is omitted.

第１：４図（Ａｔ、　０３１において、２Ａは所定のメ
モリセル間および周辺回路（図示し、ていない）、例え
ばアドレス選択回路、読み出し回路、書き込み回路等ビ
構成する半導体素子間例えばＭＯＳＦＥＴの間の半導体
基板１主面部に設けられたフィールド絶縁膜であり、そ
れらを電気的に分離するためのものである。メモリセル
は、第１４図（ｑに示すよ゛うに、一対のパターンで行
方向にくり返し、パターンとなるようにフィールド？縁
膜２Ａによって形取られている。フィールドＰ縁膜２Ａ
は、メモリセルアレイ内では、主として列方向において
隣接するメモリセル間に設けられる。なお１４Ａはガー
ドリングとなるｎ＋型半導体領域が形成されるべぎ領域
である。５人は記憶用容量素子形成部の半導体基板１表
面近傍部に設けられ、かつ１行方向において隣接する記
憶用容量素子と一体的に設けられた第２導電プレートと
なるｐ＋型の半導体領域である。この様子を第１４図（
ｑに示す。記憶用容量素子を構成すると同時に、行方向
において隣接する記憶用容量素子間を電気的に分離する
ためのものである。半導体領域５Ａは、絶縁膜６に蓄積
される多くの情報となる正孔の電荷または空乏層電荷を
得るために、第１導電プレートに印加される動作電圧よ
りも高いしきい値電圧を半導体基板１表面近傍部に設け
るためのものである。In Figure 1:4 (At, 031, 2A is the voltage between predetermined memory cells and peripheral circuits (not shown), such as address selection circuits, readout circuits, write circuits, etc.). This is a field insulating film provided on the main surface of the semiconductor substrate 1 to electrically isolate them.The memory cells are arranged in a pair of patterns in the row direction as shown in FIG. 14 (q). It is repeatedly shaped by the field P membrane 2A to form a pattern.Field P membrane 2A
are mainly provided between adjacent memory cells in the column direction in the memory cell array. Note that 14A is a region where an n+ type semiconductor region serving as a guard ring is formed. 5 is a p+ type semiconductor region that is provided in the vicinity of the surface of the semiconductor substrate 1 in the storage capacitor element formation area and that serves as a second conductive plate that is integrally provided with the storage capacitor element adjacent in the one row direction. be. This situation is shown in Figure 14 (
Shown in q. This is for configuring a storage capacitor element and at the same time electrically isolating adjacent storage capacitor elements in the row direction. The semiconductor region 5A applies a threshold voltage higher than the operating voltage applied to the first conductive plate to the semiconductor substrate in order to obtain hole charges or depletion layer charges which become a lot of information accumulated in the insulating film 6. 1. It is intended to be provided in the vicinity of one surface.

また、半導体領域５Ａは、第１導電プレートに電圧が印
加されることにより、その下部の半導体基板１表面部か
らその内部方向に形成される空乏惟域の伸びケ抑制する
ためのものである。なお、半導体領域５Ａは、半導体基
板１よりも高い不純物濃度を有していればよい。また、
第１４図（０；において切断線Ｂ−Ｂに沿う断面は、第
７図回において隣接する２つの細孔４の間に存在するフ
ィールド絶縁膜２を省略したものと同一になる。Further, the semiconductor region 5A is for suppressing the expansion of a depletion region formed inward from the surface portion of the semiconductor substrate 1 below when a voltage is applied to the first conductive plate. Note that the semiconductor region 5A only needs to have a higher impurity concentration than the semiconductor substrate 1. Also,
The cross section taken along cutting line B-B in FIG. 14(0) is the same as that in FIG. 7 without the field insulating film 2 present between two adjacent pores 4.

本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例１．ＩＩと同様な効果を得ることが
でき、さらに、前記記憶用容量素子は、行方向において
隣接する当該他の記憶用容量素子と第２導電グレートで
ある半導体領域によって電気的に分離することができる
ために、ＤＲＡＭにおけるその占有面積の大きなフィー
ルド絶縁膜は必要がなくなり、ＤＲＡＭの品集積化を可
能にすることができる。According to this embodiment, a memory capacitor element using pore technology and M
In a DRAM in which a series circuit with an ISFET is used as a memory cell, the above embodiment 1. The same effect as in II can be obtained, and furthermore, the storage capacitor element can be electrically isolated from the other storage capacitor element adjacent in the row direction by a semiconductor region that is a second conductive grade. Therefore, there is no need for a field insulating film that occupies a large area in the DRAM, making it possible to integrate DRAM products.

〔実施例■〕 本実施例は、ＤＲＡＭのメモリセルについて。[Example ■] This example concerns a DRAM memory cell.

その構造につい壬、説明し、その製造方法については前
記実施例■とほぼ同様であるのでその説明は省略する。The structure will be briefly explained below, and the manufacturing method will be omitted since it is almost the same as in Example 2 above.

本実施例は、実施例■におい℃、メモリセル間に設けら
れたフィールド絶縁膜を低減し、高集積化を図る１例で
ある。あるいは、実施例■において、第１４！プレート
上に絶縁膜を挾んで第３の導電プレートを設は蓄積でき
る容量の増加を図る例である。This embodiment is an example in which the number of field insulating films provided between memory cells is reduced compared to the embodiment (2), and higher integration is achieved. Alternatively, in Example ■, the 14th! In this example, a third conductive plate is provided with an insulating film sandwiched between the plates to increase the storage capacity.

第１５回置は、本実施例の構造を説明するためのＤＲＡ
Ｍメモリセルの要部平面図であり、第１５図（Ｂｌは、
第１５図（８）のｘｖ　−ｘｖ切断線における断面図で
ある。本実施例のメモリセルアレイの一部の製造工程途
中の状態を示すとすれば第１４図（Ｃ１と同一になる。The 15th position is a DRA for explaining the structure of this embodiment.
FIG. 15 is a plan view of the main part of the M memory cell (Bl is
FIG. 15 is a sectional view taken along the line xv-xv in FIG. 15(8). The state of a part of the memory cell array of this embodiment during the manufacturing process is the same as that shown in FIG. 14 (C1).

本実施例の全図において、前記実施例…、■と同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。In all the figures of this embodiment, those having the same functions as in the previous embodiments..., (2) are given the same reference numerals, and repeated explanations thereof will be omitted.

本実施例によれば、実施例■よりも行方向に高密度にメ
モリセルな配置できる。行方向において互いに隣接する
メモリセル間のフィールド絶縁膜がないためである。本
実施例によれば、実施例■よりもメモリセルの容量に蓄
積できる容量を増すことができる。これは実施例Ｈの実
施例Ｉに対する関係と同一である。処理、実施例■およ
び■において得られる効果も同様に得ることができる。According to this embodiment, memory cells can be arranged in a higher density in the row direction than in the embodiment (2). This is because there is no field insulating film between memory cells adjacent to each other in the row direction. According to this embodiment, the capacity that can be stored in the memory cell can be increased more than in the embodiment (2). This is the same relationship of Example H to Example I. The effects obtained in the treatments and Examples (1) and (2) can be obtained in the same manner.

〔実施例Ｖ〕[Example V]

次に、本発明の実施例■のＤＲＡＭにおいて、その具体
的な製造方法について説明し、併せ℃その具体的な構造
につい℃説明する。本実施例は実施例■において列方向
に隣接するメモリセル間を電気的に分離するフィールド
絶縁膜２人を設けることを省略し、メモリセルアレイ内
には全くフィールド絶縁膜を設けなくした例である。Next, regarding the DRAM of Example 2 of the present invention, a specific manufacturing method thereof will be explained, and a specific structure thereof will also be explained in degrees Celsius. This embodiment is an example in which the provision of two field insulating films for electrically isolating memory cells adjacent in the column direction in Embodiment 2 is omitted, and no field insulating film is provided in the memory cell array at all. .

第１６図〜第１８図は、本実施例の製造方法を説明する
ための各製造工程におけるＤＲＡＭメモリセルアレイの
要部平面図である。なお、本実施例の全図において、前
記実施例■、実施例■と同一機能を有するものは同一符
号を付け、そのくり返しの説明は省略する。FIGS. 16 to 18 are plan views of essential parts of the DRAM memory cell array in each manufacturing process for explaining the manufacturing method of this embodiment. Incidentally, in all the figures of this embodiment, those having the same functions as those of the above-mentioned embodiments (1) and (2) are given the same reference numerals, and repeated explanations thereof will be omitted.

まず、半導体基板１に、メモリセルアレイ部は除き、周
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、基板１の選択的な熱酸化によるフィールド絶
縁膜を形成する。そし℃、細孔４を形成して半導体基板
１を露出させる。この後に、後の工程によって形成され
るスイッチング用ＭＩＳＦＥＴを形成すべき領域である
半導体基板１主面上に、耐不純物導入のためのマスク１
９を選択的に形成する。この後に、マスク１９を用いて
ｐｍの不純物を、該マスク１９以外の半導体基板１表面
および細孔４内の半導体基板１表面に導入する。これに
より、第１６図に示すように、記憶用容量素子の第２導
電プンートとなり、かつ、行方向ならびに列方向に隣接
するメモリセル間を電気的に分離するためのｐ＋型の半
導体領域５Ｂを形成する。First, a field insulating film is formed on the semiconductor substrate 1 by selective thermal oxidation of the substrate 1 in order to electrically isolate semiconductor elements (not shown) of a peripheral circuit, except for the memory cell array section. Then, the semiconductor substrate 1 is exposed by forming the pores 4 at 10°C. After this, a mask 1 for impurity-resistant introduction is applied to the main surface of the semiconductor substrate 1, which is a region where a switching MISFET to be formed in a later step is to be formed.
9 is selectively formed. Thereafter, pm impurities are introduced into the surface of the semiconductor substrate 1 other than the mask 19 and into the surface of the semiconductor substrate 1 within the pores 4 using the mask 19 . As a result, as shown in FIG. 16, a p+ type semiconductor region 5B is formed which serves as the second conductive layer of the storage capacitor and electrically isolates adjacent memory cells in the row and column directions. Form.

第１６図に示す工程の後に、実施例■、実施例■と同様
に絶縁膜６を形成し、後の工程によって形成される第１
導電プレートとＭＩ　５ＦＥＴを構成する一部の半導体
領域との電気的な接続部において、絶縁膜６を選択的に
除去し、接続孔７を形成する。この後に、第１導電プレ
ートとなる多結晶シリコン膜を全面に形成し、Ａ５イオ
ン打へみによっ”’ｃｎ＋型の半導体領域８を選択的に
形成する。この後に、前記多結晶シリコン膜を選択的に
バターニングし、第１７図に示すように、第１導電プレ
ート９を形成する。また、切断線■−Ｘ■に沿う断面は
第８図（Ｂｌにおいてフィールド絶縁膜２を省略したも
のと等しくなる。After the step shown in FIG. 16, an insulating film 6 is formed in the same manner as in Example
The insulating film 6 is selectively removed at the electrical connection portion between the conductive plate and a part of the semiconductor region constituting the MI 5FET, and a connection hole 7 is formed. After this, a polycrystalline silicon film that will become a first conductive plate is formed on the entire surface, and a "cn+ type semiconductor region 8 is selectively formed by A5 ion implantation. After this, the polycrystalline silicon film is Selective patterning is performed to form the first conductive plate 9 as shown in FIG. 17. Also, the cross section along the cutting line is equal to

第１７図に示す工程の後に、前記実施例■と同様に、絶
縁膜６Ａ、第３導電プレート１８を形成することによっ
て記憶用容量素子Ｃ３を形成し、絶縁膜１０Ａ、１１を
形成した後にゲート１！極１２およびワード線（ＷＬ）
１３を形成し、半導体領域１４を形成することによって
ＭＩＳＩｉ’ＥＴＱを形成し、絶縁膜１５．接続孔】６
を形成した後に、第１８図に示すように、ビット線（Ｂ
Ｌ）１７を形成する。なお、第１８図にお〜・ては、そ
の図面を見易くするために、谷溝を層間に設けられるべ
き絶縁膜は図示しない。また、切断線Ｘ■−Ｘ■に沿う
断面は、第１５図の１においてフィールド絶縁膜２人を
省略したものと等しくなる。After the step shown in FIG. 17, similarly to Example 2, an insulating film 6A and a third conductive plate 18 are formed to form a storage capacitive element C3, and after forming insulating films 10A and 11, a gate 1! Pole 12 and word line (WL)
13, a semiconductor region 14 is formed to form MISIi'ETQ, and an insulating film 15. Connection hole】6
After forming the bit line (B), as shown in FIG.
L) Form 17. Note that in FIGS. 18 to 18, in order to make the drawings easier to see, the insulating film in which grooves should be provided between layers is not shown. Further, the cross section along the cutting line X--X-- is equal to 1 in FIG. 15 with the two field insulating films omitted.

これら一連の製造工程によって、本実施例のＩ）ＲＡＭ
は完成する。この後に、前記実施例１．　１１と同様に
、保設膜等の処理を施す。Through these series of manufacturing steps, I) RAM of this embodiment
is completed. After this, the above Example 1. In the same manner as in step 11, a treatment such as a preservation film is applied.

なお１本実施例においてもｐ＋型半導体領域５Ｂとｎ＋
型半導体領域８とは、他の実施例と同様に、離間して設
ける必要がある。Note that in this embodiment as well, the p+ type semiconductor region 5B and the n+
The semiconductor region 8 needs to be spaced apart from the semiconductor region 8, as in the other embodiments.

本実施例によれば、細孔技術による記憶用容量素子とＭ
Ｉ　５ＦＥＴとの直列回路をメモリセルとするＤＲＡＭ
において、前記実施例！、ＩＩと同様な効果を得ること
ができ、さらに、ＤＲＡＭのメモリセルは、記憶用容量
素子を構成する第２導電プレートである半導体領域によ
って、行方向ならびに列方向に隣接する当該他のメモリ
セルと電気的に分離することができるために、メモリセ
ルアレイ内においては全くフィールド絶縁膜は必要がな
くなり、ＤＲＡＭの高集積化を可能にすることができる
。According to this embodiment, a memory capacitor element using pore technology and M
DRAM whose memory cell is a series circuit with I5FET
In the above example! , II can be obtained, and furthermore, the memory cell of the DRAM can be connected to other memory cells adjacent in the row and column directions by the semiconductor region that is the second conductive plate that constitutes the storage capacitor. Since the field insulating film can be electrically isolated from the memory cell array, there is no need for any field insulating film within the memory cell array, making it possible to increase the integration density of the DRAM.

本実施例において、第３導電プレート１８の形成を省略
し℃もよいことは言うまでもない。これは、実施例Ｉと
■又は実施例■と■の関係と同一である。この場合のＤ
ＲＡＭのメモリセルの平面。It goes without saying that in this embodiment, the formation of the third conductive plate 18 may be omitted and the temperature may be lowered. This is the same as the relationship between Example I and (2) or Examples (2) and (2). D in this case
The plane of a RAM memory cell.

断面および製造工程途中での断面は実施例Ｉ、ＩＩおよ
びＶの説明より明らかであろう。The cross section and the cross section during the manufacturing process will be clear from the description of Examples I, II and V.

〔効　果〕〔effect〕

細孔技術による記憶用容量素子とＭＩ　５ＦＥＴとの直
列回路をメモリセルとするＤＲＡＭにおいて、 （１）、前記記憶用容量素子は、Ｐｌｒ定の半導体基板
上面部および細孔内における半導体基板表面部に設けら
れた絶縁膜と、一端部が前記絶縁膜上部に設けられ、他
端部が前記ＭＩ　５ＦＥＴの一方の半導体領域と電気的
に接ｍして設けられた第１導電プレートと、所定の半導
体基板表面近傍部および細孔内における半導体基板表面
近傍部に設けられた第２導電プレートとなる半導体領域
とによって構成することができる。これによって、その
情報となる電荷を第１導電プレートと第２導電プレート
との介在部分における絶縁膜の両端に蓄積することがで
きるとともに、細孔部から半導体基板内部に形成される
空乏領域を第２導電プレートによって抑制することがで
きる。従って、隣接する記憶用容量素子間におけるそれ
ぞれの空乏領域の結合を防止することができ、それらの
リーク現象を防止することができる。In a DRAM in which a memory cell is a series circuit of a storage capacitor and an MI 5FET using pore technology, (1) the storage capacitor is connected to the upper surface of the semiconductor substrate with Plr constant and the surface of the semiconductor substrate inside the pore; a first conductive plate having one end disposed above the insulating film and the other end electrically contacting one semiconductor region of the MI 5FET; It can be constituted by a semiconductor region serving as a second conductive plate provided near the surface of the semiconductor substrate and a region near the surface of the semiconductor substrate within the pore. As a result, the charge serving as the information can be accumulated at both ends of the insulating film in the intervening portion between the first conductive plate and the second conductive plate, and the depletion region formed inside the semiconductor substrate from the pore can be 2 conductive plates. Therefore, coupling of respective depletion regions between adjacent storage capacitor elements can be prevented, and leakage phenomenon between them can be prevented.

（２）、リーク現象を防止することができるために、そ
れぞれの記憶用容量素子間におけるリーク電流を低減す
ることができる。これによって、記憶用容量素子におけ
る情報となる電荷保持時間を向上し、再書き込み動作頻
度を低減することができる。(2) Since the leakage phenomenon can be prevented, the leakage current between the respective storage capacitor elements can be reduced. As a result, it is possible to improve the charge retention time that serves as information in the storage capacitor element, and to reduce the frequency of rewriting operations.

従って、ＤＲＡＭの動作時間を向上することができる。Therefore, the operating time of the DRAM can be improved.

（３）、記憶用容量素子に蓄積される情報となる電荷は
、蓄積層が形成される蓄積領域または幅の狭い空乏領域
における電荷を用いることができる。従っ℃、幅の広い
空乏領域または反転層領域内に蓄積される電子を情報と
する必要がなくなるために、α線や周辺回路部からの注
入によって生じる不要な少数キャリアによる影響を防止
することができる。(3) As the charges serving as information stored in the storage capacitor, charges in an accumulation region where an accumulation layer is formed or a narrow depletion region can be used. Therefore, it is no longer necessary to use electrons accumulated in the wide depletion region or inversion layer region as information, so it is possible to prevent the influence of unnecessary minority carriers caused by α rays and injection from the peripheral circuitry. can.

（４）、記憶用容量素子は、α線にょっ℃生じる不要な
少数キャリアによる影響度を考慮する必要がないために
、その占有面積を縮小することができる。(4) Since it is not necessary to consider the influence of unnecessary minority carriers generated by α-rays in the storage capacitor, the area occupied by the storage capacitor can be reduced.

これによって、ＤＲＡＭの高集積化を可能にすることが
できる。This allows DRAMs to be highly integrated.

（５）、前記記憶用容量素子を構成する第１導電プレー
ト上部に絶縁膜を介して第３導電グレートを設けること
により一笛１道常ブＩ／−ｋ　Ｌ俯り遣御イレートとに
よっ℃蓄積される電荷量と、第１導電プレートと第３導
電プレートとによる電荷量とを蓄積することができる。(5) By providing a third conductive plate on the top of the first conductive plate constituting the memory capacitive element via an insulating film, it is possible to achieve a It is possible to accumulate the amount of charge accumulated at 10° C. and the amount of charge caused by the first conductive plate and the third conductive plate.

これによって、記憶用容量素子の単位面積あたりの電荷
蓄積量を増大させることができる。Thereby, the amount of charge storage per unit area of the storage capacitive element can be increased.

（６）、前記ＤＲＡＭのメモリセルは、記憶用容量素子
を構成する第２導電プレートである半導体領域によって
１、行方向または列方向、もしくはその両方向において
隣接する当該他のメモリセルと電気的に分離することが
できるので、ＬＯＯＯ８技術によるフィールド絶縁膜は
必要がなくなり、ＤＲＡＭの高集積化を可能にすること
ができる。(6) The memory cell of the DRAM is electrically connected to the other memory cell adjacent in the row direction, column direction, or both directions by a semiconductor region that is a second conductive plate constituting a storage capacitor element. Since it can be separated, there is no need for a field insulating film based on the LOOO8 technology, making it possible to increase the integration density of DRAMs.

（力、前記（１）〜（６）により、メモリセルの占有面
積を著しく縮小することができ、よりＤＲＡＭの高集積
化を可能にすることができるという相乗効果を得ること
ができる。With (1) to (6) above, a synergistic effect can be obtained in that the area occupied by the memory cell can be significantly reduced and DRAM can be highly integrated.

（８］、前記記憶用容量素子を構成する第】導電プレー
ト上部に固定電位の第３導電プレートを設けろことによ
り一電圧が変動する！ＩＪａｔ圧が印加されるワード線
カー、第１導電プレートに４えろ影響を防止することが
でき、記憶用容量素子に蓄積される電荷量を安定化させ
ることができる。(8) A third conductive plate with a fixed potential is provided above the conductive plate constituting the storage capacitive element, so that one voltage fluctuates!The word line car to which the IJat pressure is applied is connected to the first conductive plate. 4. Erroneous effects can be prevented, and the amount of charge stored in the storage capacitor can be stabilized.

（９）、前記（８）により、ＤＲＡＭの書き込み、読み
出し動作を安定化させることができ、ＤＲＡＭの高信頼
性を可能にすることができる。(9) According to (8) above, writing and reading operations of the DRAM can be stabilized, and high reliability of the DRAM can be achieved.

α〔、メモリセルの容量を構成する第１導を型の半導体
領域と、メモリセルのＭＩ　５ＦＥＴに接続する第２導
を型の半導体領域とを互いに離間して設けているので、
接合の逆方向の降伏電圧を劣化させることがない。α[, since the semiconductor region of the first conductor type forming the capacitance of the memory cell and the semiconductor region of the second conductor type connected to the MI 5FET of the memory cell are provided spaced apart from each other,
The breakdown voltage in the reverse direction of the junction does not deteriorate.

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが１本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。As above, the invention made by the present inventor has been specifically explained based on the examples. However, it should be noted that the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Not even.

例えば、前記各実施例はｐｍの半導体基板を用いてＤＲ
ＡＭを構成したが、ｎ型の半導体基板にｐ型ウェル領域
を設けてそのウェル領域内にＤＲＡＭのメモリセルを構
成してもよい。また、前記各実施例はｐ型の半導体領域
を第２導電プレートとして情報となる電荷を蓄積したが
、ｎ１ｊＪの半導体基板を用いｎ型の半導体領域を第２
導電プレートとして情報となる電荷を蓄積してもよい。For example, each of the above embodiments uses a pm semiconductor substrate to perform DR.
Although AM is constructed, a p-type well region may be provided in an n-type semiconductor substrate and a DRAM memory cell may be constructed within the well region. Further, in each of the above embodiments, the p-type semiconductor region is used as the second conductive plate to accumulate charges serving as information, but the n1jJ semiconductor substrate is used and the n-type semiconductor region is used as the second conductive plate.
Charges serving as information may be stored as a conductive plate.

また。Also.

ｐ型の半導体基板にｎ型ウェル領域を設けてそのウェル
領域内にＤＲＡＭのメモリセルを形成してもよい。An n-type well region may be provided in a p-type semiconductor substrate, and a DRAM memory cell may be formed within the well region.

また、第２導電プレートである半導体領域の形成方法と
１．てイオン打込法を用いてもよい。この場合、イオン
打込は第５図（ＢＩに示１−状態で行なわれる。打込ま
れた不純物例えばボロンは細孔４の底部に導入される。Further, a method for forming a semiconductor region which is a second conductive plate, and 1. Alternatively, an ion implantation method may be used. In this case, the ion implantation is carried out in the 1-state shown in FIG.

この後のアニールによって、ボロンは拡散され細孔４の
底部に半導体領域を作るとともに、細孔の側壁に沿って
基板表面に向かって湧き上る。このため、細孔のｆｌｌ
壁の一部にも半導体領域が形成される。この側壁に沿う
半導体領域は基板表面近傍（反対導電型の半導体領域８
が形成される領域）に達することは１ｆい３．これによ
れば、メモリセルの容量は多少減少するが、互いに反射
溝ｔｍの半導体領域５と８とを離間して配＠するための
マスク合せ余裕は不要にできる。By the subsequent annealing, boron is diffused and forms a semiconductor region at the bottom of the pore 4, and also rises up along the sidewalls of the pore toward the substrate surface. For this reason, full of pores
A semiconductor region is also formed in a portion of the wall. The semiconductor region along this sidewall is near the substrate surface (semiconductor region 8 of the opposite conductivity type).
3. According to this, although the capacitance of the memory cell is somewhat reduced, it is possible to eliminate the need for a mask alignment margin for arranging the semiconductor regions 5 and 8 of the reflective groove tm apart from each other.

したがって、各実施例においてさらに高集積化を計るこ
とができる。Therefore, higher integration can be achieved in each embodiment.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ装部を示す等価回路図、 第２図（８）は、本発明の実施例■の構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、第２図（）３１
は、第３図（５）の■−■切断線における断面図、 第３装置および（Ｉ３）は、本発明の詳細な説明するた
めのグラフ、 第４図囚、第５図囚、第６図囚、第７図囚、第８図囚、
第９図囚、第１０図囚および第１１図（２）は、本発明
の実施例Ｉの製造方法を説明するための各製造工程にお
けるＤＲＡＭメモリセルの要部平面図、 第４図ＣＢ＋、第５図（Ｂ）、第６図［Ｆ］）、第７図
■、第８図（Ｂ）、第９図（乃、第１０図［Ｆ］ｊおよ
び第１１図日は、それぞれの図番に対応する回国の切断
線における断面図、 第１２回置は、本発明の実施例■の構造を説明するため
のＤＲＡＭメモリセルの要部平面図、第１２図（Ｂｌは
、第１２回置の■−■切断線における断面図、 第１３図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図、第１４図（Ａｌおよ
び第１５図（３）は、本発明の実施例■の構造を説明す
るためのＤＲＡＭメモリセルの要部平面図、 第１４図（Ｂｌは、第１４図（５）の豆−■切断線にお
ける断面図、 第４４図（０）は、実施例■の製造工程の途中での状態
を示す平面図、 第１５図品は、第１５回置のＷ−Ω′切断線における断
面図、 第１６図〜第１８図は、本発明の実施例■の製造方法を
説明するための各製造工程におけるＤＲＡＭメモリセル
アレイの要部平面図である。 回申、ｌ・・・半導体基板、２．２人・・・フィールド
絶縁膜、６，６Ａ、１０．ＩＯＡ、１１．１５・・・絶
縁膜、５，５Ａ、５Ｂ・・・半導体領域（第２導電プレ
ー））、７．１６・・・接続孔、８，１４・・・半導体
領域、９・・・第１導電プレート、１２・・・ゲート電
極、１３・・・ワードＭ（ＷＬ）、１７・・・ビット線
（ＢＬ）、１８・・・第３導電プレート、Ｑ・・・ＭＩ
ＳＦＥＴ、０．Ｃ１・・・記憶用容ｉｌ累子である。 代理人　弁理士　高　橋　明　夫　−１、（、７゛′ 第　４　図（Ａ） ／ 第　４　図　（Ｂ） 第　５　図（Ａ） 第　５　図　（Ｅ）FIG. 1 shows a DRAM for explaining Embodiment I of the present invention.
FIG. 2 (8) is an equivalent circuit diagram showing the memory cell array unit of the present invention, and FIG.
is a cross-sectional view taken along the line ■-■ of FIG. 3 (5); the third device and (I3) are graphs for explaining the present invention in detail; Picture Prisoner, Picture 7 Prisoner, Picture 8 Prisoner,
FIG. 9, FIG. 10, and FIG. 11(2) are plan views of essential parts of a DRAM memory cell in each manufacturing process for explaining the manufacturing method of Example I of the present invention, FIG. 4 CB+, Figure 5 (B), Figure 6 [F]), Figure 7 (■), Figure 8 (B), Figure 9 (No), Figure 10 [F] j and Figure 11 date are the respective figures. 12th is a cross-sectional view taken along the cutting line of the circuit corresponding to No. 12. FIG. FIG. 13 is a schematic plan view of a main part of a memory cell array for explaining embodiment (2) of the present invention; FIG. 14 (Al) and FIG. 15 (3) FIG. 14 is a plan view of a main part of a DRAM memory cell for explaining the structure of the embodiment (5) of the present invention; FIG. (0) is a plan view showing the state in the middle of the manufacturing process of Example ①, Fig. 15 is a sectional view taken along the W-Ω' cutting line of the 15th inversion, Figs. 16 to 18 are , is a plan view of a main part of a DRAM memory cell array in each manufacturing process for explaining the manufacturing method of Example 2 of the present invention. , 6, 6A, 10.IOA, 11.15... Insulating film, 5, 5A, 5B... Semiconductor region (second conductive plate)), 7.16... Connection hole, 8, 14... - Semiconductor region, 9... First conductive plate, 12... Gate electrode, 13... Word M (WL), 17... Bit line (BL), 18... Third conductive plate, Q ...MI
SFET, 0. C1... is a storage container. Agent Patent Attorney Akio Takahashi -1, (,7゛' Figure 4 (A) / Figure 4 (B) Figure 5 (A) Figure 5 (E)

Claims (1)

【特許請求の範囲】 １、第１導電型の半導体基板の一生面部に設けられた第
２導電型の一対の第１半導体領域を有する絶縁ゲート型
電界効果トランジスタと、これと離隔し、半導体基板の
一生面部からその内部方向に形成され又設けられた細孔
と、前記絶縁ゲート型電界効果トランジスタの一方の第
１半導体領域と直列接続され、かつ、前記細孔を利用し
て設けられた容量素子とによって構成された直列回路素
子を具備してなる半導体集積回路装置に２いて、前記容
量素子は、半導体基板の一生面部に設けられた細孔部内
の半導体基板表面を覆って形成された第１絶縁膜と、一
端部が前記一方の第１半導体領域と電気的に接続され、
他端部が第」絶縁膜上部に設けられた第１導電グレート
と、前記第４絶縁膜下部の半導体基板主面部に設けられ
た第１導電型で半導体基板と同等もしくはそれよりも高
い不負τ＆ｈｎ　ｉｉαＦ　’Ｘ／　宮−？スＯＷ　Ｑ
　省！１ｒイＩ／　Ｌｌ−す、ヱ４ｚ　６〜を導体領域
とｌ備えたことｔ特徴とする半導体集積回路装置。 ２、第１導を声の半導体基板の一生面部に設けられた第
２導を型の一対の第１半導体領域を有する絶縁ゲート型
電界効果トランジスタと、これ乞離隔し、半導体基板の
一生面部からその内部方向に形成され℃設けられた細孔
と、前記絶縁ゲート型電界効果トランジスタの一方の第
１半導体領域と直列接続され、かつ、前記細孔を利用し
て設けられた容量素子とによって構成された直列回路素
子を具備してなる半導体集積回路装置にかい又、前記容
量素子は、半導体基板の一生面部に設けられた細孔部内
の半導体基板表面を覆って形成された第１絶縁膜と、一
端部が前記−万の第１半導体領域と電気的に接続され、
他端部が第１絶縁膜上部に設けられた第１導電プレート
と、前記第１Ｐ３縁膜下部の半導体基板主面部に設けら
れた第１導電型で半導体基板と同等もしくはそれよりも
高い不純物濃度を有する第２導電プレートとなる第２半
ａｔＩｋ　５＋＃Ｌ、曲ｆｌ：”　缶Ｔ１　；首’ｌ１
ｌｒ　’７’　ｌ／　−ｋＬ−３’ＥＩＴ　ｌｆ’−ｂ
レトＣ１れた第２絶縁膜と、少な（とも該第２絶縁脱上
部に設けられた第３導電グレートとｔ備えたことｔ特徴
とする半導体集積回路装置。 ３、第１導ｉＩ型の半導体基板の一生面部に設けられた
第２導を型の一対の第１半導体領域火有する絶縁ゲート
型電界効果トランジスタと、これと離隔し、半導体基板
の一生面部からその内部方向に形成されて設けられた細
孔と、前記絶縁ゲート型電界効果トランジスタの一方の
第１半導体領域と直列接続され、かつ、前記細孔を利用
して設けられた容量素子とによって構成された直列回路
素子を、所定間隔で行方向に延在する複数本のビット線
と所定間隔で列方向に延在する複数本のワード線との所
定交差部において、複数具備してなる半導体集積回路装
置において、前記容量素子は、半導体基板の一生面部に
設けられた細孔部内の半導体基板を覆って形成された第
１絶縁膜と、一端部が前記−万の第１半導体領域と電気
的に接続され、他端部が８１！１絶縁膜上部に設けられ
た第１導電プレートと、前記第１絶縁膜下部の半導体基
板工面部に設けられ、かつ、少なくとも１つの隣接する
当該他の容量素子と電気的に接続して設けられた第１導
電型で半導体基板よりも゛高℃・不純物濃度を有する第
２導電プレートとなる第２半導体佃域とを備えたことを
特徴と１する半導体集積回路装置。 ４、第１導電型の半導体基板の一生面部に設けられｔこ
第２導電型の一対の第１半導体領域を有する絶縁ゲート
型電界効果トランジスタと、これと離隔し、半導体基板
の一生面部からその内部方向に形成されて設けられた細
孔と、前記絶縁ゲート型電界効果トランジスタの一方の
第１半導体領域と直列接続され、かつ、前記細孔を利用
して設けられた容量素子とによって構成された直列回路
素子を、所定間隔で行方向に延在する複数本σ）ビット
線と所定間隔で列方向に延在する複数本のｉフード線と
の所定又差部において、複数具備してなる半導体集積回
路装置に２いて、前記容量素子＆末、半導体基板の一生
面部に設けられた細孔部内の半導体基板フ覆って形成さ
れた第１絶縁膜と、一端部が前記一方の第１半導体領域
と電気的に接続され、他端部が第１絶縁膜上部に設けら
れた第１導電プレートと、前記第１絶縁膜下部の半導体
基板主面部に設けられ、かつ少なくとも１つの隣接する
当該他の容量素子と電気的に接続して設けられた第１導
ＩＩ型で半導体基板よりも高い不純物濃度を有する第２
導電プレートとなる第２半導体領域と、前記第１導電プ
レート上部に設けられた第２絶縁膜と、少なくとも該第
２絶縁膜上部に設けられた第３導電プレートと乞備えた
ことを特徴とする半導体集積回路装置。 ５、前記容量素子の電荷の蓄積は、第１導電グレートと
第２導電プレートとなる第２半導体領域との介在部分に
おける第１絶縁膜を介して行うことを特徴とする特許請
求の範囲第１項および第３項記載の半導体集積回路装置
。 ６、前記容量素子の電荷の蓄積は、第１導電プレートと
第２導電プレートとなる第２半導体領域との介在部分に
おける第１絶縁膜と、第」導電プレートと第３導電プレ
ートとの介在部分における第の範囲第２項および第４項
記載の半導体集積回路装置。[Claims] 1. An insulated gate field effect transistor having a pair of first semiconductor regions of a second conductivity type provided on the entire surface of a semiconductor substrate of a first conductivity type; and a capacitor connected in series with one first semiconductor region of the insulated gate field effect transistor and provided using the pore. 2. The semiconductor integrated circuit device includes a series circuit element configured with a capacitor element, and the capacitor element is a capacitor element formed in a pore part provided in a whole surface part of the semiconductor substrate so as to cover the surface of the semiconductor substrate. one insulating film, one end electrically connected to the one first semiconductor region,
The other end includes a first conductive grating provided on the upper part of the insulating film, and a first conductive type provided on the main surface of the semiconductor substrate below the fourth insulating film, with a current equal to or higher than that of the semiconductor substrate. τ＆hn iiαF 'X/ Miya-? SOWQ
Ministry! 1. A semiconductor integrated circuit device characterized by comprising a conductive region and a conductor region. 2. An insulated gate field effect transistor having a pair of first semiconductor regions has a first conductor provided on the whole surface of the semiconductor substrate, and a second conductor is provided on the whole surface of the semiconductor substrate and is spaced apart from the second conductor. A capacitive element connected in series with one first semiconductor region of the insulated gate field effect transistor and provided using the pore. In a semiconductor integrated circuit device comprising a series circuit element, the capacitive element may include a first insulating film formed to cover a surface of the semiconductor substrate within a pore provided in a whole surface of the semiconductor substrate. , one end portion is electrically connected to the -10,000 first semiconductor region,
A first conductive plate, the other end of which is provided on the top of the first insulating film, and a first conductive plate provided on the main surface of the semiconductor substrate below the first P3 edge film, with an impurity concentration equal to or higher than that of the semiconductor substrate. The second half becomes the second conductive plate with atIk 5+#L, song fl:” can T1; neck’l1
lr '7' l/ -kL-3'EIT lf'-b
A semiconductor integrated circuit device characterized in that it comprises a second insulating film having a conductive layer formed on the substrate, and a third conductive grating provided on the second insulating layer. 3. A first conductive type semiconductor. an insulated gate field effect transistor having a second conductor provided on a full surface of the semiconductor substrate and a pair of first semiconductor regions of the type; A series circuit element constituted by a pore and a capacitive element connected in series with one first semiconductor region of the insulated gate field effect transistor and provided using the pore is connected at a predetermined interval. In a semiconductor integrated circuit device comprising a plurality of capacitive elements, the capacitive elements are arranged at predetermined intersections between a plurality of bit lines extending in the row direction and a plurality of word lines extending in the column direction at predetermined intervals. A first insulating film is formed to cover the semiconductor substrate in a pore provided in a full surface of the semiconductor substrate, one end is electrically connected to the first semiconductor region 81, and the other end is electrically connected to the first semiconductor region 81. !1 A first conductive plate provided on the upper part of the insulating film, provided on the surface of the semiconductor substrate below the first insulating film, and electrically connected to at least one adjacent other capacitive element. 4. A semiconductor integrated circuit device comprising a second semiconductor plate region serving as a second conductive plate having a first conductivity type and a higher temperature and impurity concentration than the semiconductor substrate.4. an insulated gate field effect transistor having a pair of first semiconductor regions of a second conductivity type provided on a full surface of a semiconductor substrate; and a capacitive element connected in series with one of the first semiconductor regions of the insulated gate field effect transistor and provided using the pore. , a plurality of σ) bit lines extending in the row direction at a predetermined interval and a plurality of i-hood lines extending in the column direction at a predetermined interval, at a predetermined or difference portion, a semiconductor integrated circuit device comprising a plurality of 2, a first insulating film formed covering the semiconductor substrate in a pore provided in a whole surface of the capacitive element and the semiconductor substrate, and one end thereof electrically connected to the one first semiconductor region; A first conductive plate, the other end of which is connected, is provided above the first insulating film, and at least one adjacent other capacitive element, which is provided on the main surface of the semiconductor substrate below the first insulating film, is electrically connected. A first conductor of type II and having an impurity concentration higher than that of the semiconductor substrate is connected to the semiconductor substrate.
A second semiconductor region serving as a conductive plate, a second insulating film provided above the first conductive plate, and a third conductive plate provided at least above the second insulating film. Semiconductor integrated circuit device. 5. Accumulation of charge in the capacitive element is performed via the first insulating film in an intervening portion between the first conductive plate and the second semiconductor region serving as the second conductive plate. The semiconductor integrated circuit device according to items 1 and 3. 6. Accumulation of charge in the capacitive element occurs in the first insulating film in the intervening part between the first conductive plate and the second semiconductor region serving as the second conductive plate, and in the intervening part between the first conductive plate and the third conductive plate. A semiconductor integrated circuit device according to items 2 and 4 of the second range.
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