JPS61134856A - Ramチエツク回路 - Google Patents
Ramチエツク回路Info
- Publication number
- JPS61134856A JPS61134856A JP59255722A JP25572284A JPS61134856A JP S61134856 A JPS61134856 A JP S61134856A JP 59255722 A JP59255722 A JP 59255722A JP 25572284 A JP25572284 A JP 25572284A JP S61134856 A JPS61134856 A JP S61134856A
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- JP
- Japan
- Prior art keywords
- ram
- check
- data
- circuit
- storing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分計〕
本発明は、マイクロプロセッサ搭載システム等に実装さ
れたRAMのチェックを短時間で行なうことができるR
AMチェック回路に関する。
れたRAMのチェックを短時間で行なうことができるR
AMチェック回路に関する。
1−−−−−−2−−−頁
従来、マイクロプロセッサ搭載システム等に実装された
RAMは、システムの電源オン時にプログラムによシチ
ェックされる。そのチェック法は、例えばトランジスタ
技術1982年5月号p、310〜p、311に記載さ
れている様に、数多く提案されている。その中でも比較
的簡単なチェック法であるチェッカ・ボード方式を第3
図に示す。
RAMは、システムの電源オン時にプログラムによシチ
ェックされる。そのチェック法は、例えばトランジスタ
技術1982年5月号p、310〜p、311に記載さ
れている様に、数多く提案されている。その中でも比較
的簡単なチェック法であるチェッカ・ボード方式を第3
図に示す。
第3図に示す様に、比較的簡単なRAMのチェック法で
あるチェッカ・ボード方式でも、その7a−チャートは
いくつかのループ構造を必要とする。
あるチェッカ・ボード方式でも、その7a−チャートは
いくつかのループ構造を必要とする。
そのため、RAM容量が大きいシステムでは、チェック
時間が長くかがシ、システムの電源をオンしてから実際
に可動するまでに多大の時間を必要とするという問題点
があった。
時間が長くかがシ、システムの電源をオンしてから実際
に可動するまでに多大の時間を必要とするという問題点
があった。
本発明は上記した従来技術の問題点に鑑み表されたもの
で、マイクロプロセッサ搭載システム等に実装されたR
AMのチェックを短時間で行なうことができるRAMチ
ェック回路を提供することを目的とする。
で、マイクロプロセッサ搭載システム等に実装されたR
AMのチェックを短時間で行なうことができるRAMチ
ェック回路を提供することを目的とする。
−−3−一−−−頁
〔発明の概要〕
本発明のRAMチェック回路は、RAMのチェック用デ
ータを格納する第1の手段と、RAMから読出されたデ
ータを格納する第2の手段と、第1の手段から読出され
るチェック用データと第2の手段から読出されるデータ
とを比較し、不一致のときエラー信号を出力する第3の
手段と、第1の手段に格納されたチェック用データをD
MAモード(ダイレクト・メモリ・アクセス モード)
でRAMに書込み、RAMに書込まれたデータをDMA
モードで読出して第2の手段に格納し、かつエラー信号
を受けてDMAモードを中断し、RAMの異常を検出す
る第4の手段とを備えていることを特徴としている。
ータを格納する第1の手段と、RAMから読出されたデ
ータを格納する第2の手段と、第1の手段から読出され
るチェック用データと第2の手段から読出されるデータ
とを比較し、不一致のときエラー信号を出力する第3の
手段と、第1の手段に格納されたチェック用データをD
MAモード(ダイレクト・メモリ・アクセス モード)
でRAMに書込み、RAMに書込まれたデータをDMA
モードで読出して第2の手段に格納し、かつエラー信号
を受けてDMAモードを中断し、RAMの異常を検出す
る第4の手段とを備えていることを特徴としている。
以下添付の図面に示す冥施例により、更に詳細に本発明
について説明する。
について説明する。
第1図は本発明の一実施例を示すブロック図である。図
示する様に、本システムは、マイクロプロセッサ搭載シ
ステムに通常使用するCPUIと、1frW311a6
1−1a4JG)6 (1ノシステム制御プログラムと
RAMチェック用プログラムとを格納しているROM2
と、ワークエリアとして使用されるRAM3と、RAM
チェック回路4から構成され、それぞれパス10に接続
されている。
示する様に、本システムは、マイクロプロセッサ搭載シ
ステムに通常使用するCPUIと、1frW311a6
1−1a4JG)6 (1ノシステム制御プログラムと
RAMチェック用プログラムとを格納しているROM2
と、ワークエリアとして使用されるRAM3と、RAM
チェック回路4から構成され、それぞれパス10に接続
されている。
RAMチェック回路4は、DMAコントローラ41と、
RAM3から読出したデータを格納するラッチ回路42
と、チェック用データと同一のパターンを格納するパタ
ーンレジスタ43と、前記ラッチ回路42の出力データ
とパターンレジスタ43の出力データを比較し、両デー
タの不一致を検出してエラー信号ERを出力するコンパ
レータ必と、エラー信号ERが出力された場合RAMエ
ラーが発生した仁とを表示するエラー表示回路45とか
ら構成されている。
RAM3から読出したデータを格納するラッチ回路42
と、チェック用データと同一のパターンを格納するパタ
ーンレジスタ43と、前記ラッチ回路42の出力データ
とパターンレジスタ43の出力データを比較し、両デー
タの不一致を検出してエラー信号ERを出力するコンパ
レータ必と、エラー信号ERが出力された場合RAMエ
ラーが発生した仁とを表示するエラー表示回路45とか
ら構成されている。
上記の構成を有すゐRAMチーツク回路の動作に
1ついて、第2図に示すフローチャートに従って説明す
る。即ち、ROM2内に格納されたチェック用プログラ
ムに従って、CPUIが次の処理を行なう。
1ついて、第2図に示すフローチャートに従って説明す
る。即ち、ROM2内に格納されたチェック用プログラ
ムに従って、CPUIが次の処理を行なう。
ステップS1において、パターンレジスタ43にチェッ
ク用データを格納する。ステップ82.83において、
DMAコントローラ4 K RAM3のチェック−−一
一一一−5−−−−頁 エリアの先頭アドレスと転送ブロック長を設定する。ス
テップS4において、DMAコン)o−ラ41を書き込
みモードに設定し、ステップS5において、DMAモー
ドを起動する。 DMAモードの起動によって、パスl
Oの制御権がCPUIからDMAコントローラ41に移
シ、パターンレジスタ43に格納されたチェック用デー
タがRAM3のチェックエリアに書込まれる。ここで、
パターンレジスタ43からRAM3へチェック用データ
を転送するのは、DMAモード属おいては、ROM2等
のメモリからRAM3へ転送するよシも、パターンレジ
2夕43の様なI10ポートからRAM3へ転送した方
が、転送スピードが早くなるためである。RAM3への
チェック用データの書込みが終了すると、パス10の制
御権がDMAコントローラ41からCPUIにもどされ
る。
ク用データを格納する。ステップ82.83において、
DMAコントローラ4 K RAM3のチェック−−一
一一一−5−−−−頁 エリアの先頭アドレスと転送ブロック長を設定する。ス
テップS4において、DMAコン)o−ラ41を書き込
みモードに設定し、ステップS5において、DMAモー
ドを起動する。 DMAモードの起動によって、パスl
Oの制御権がCPUIからDMAコントローラ41に移
シ、パターンレジスタ43に格納されたチェック用デー
タがRAM3のチェックエリアに書込まれる。ここで、
パターンレジスタ43からRAM3へチェック用データ
を転送するのは、DMAモード属おいては、ROM2等
のメモリからRAM3へ転送するよシも、パターンレジ
2夕43の様なI10ポートからRAM3へ転送した方
が、転送スピードが早くなるためである。RAM3への
チェック用データの書込みが終了すると、パス10の制
御権がDMAコントローラ41からCPUIにもどされ
る。
次に、RAM3にチェック用データが正常に書込まれ、
かつそれを正常に読出すことが可能か否かをチェックす
るため、ステップ86〜812の処理を行危う。ステッ
プS6において、パターンレジスタ43に格納したチェ
ック用データと同じデータな一一一一−−6−−−−−
1 ラッチ回路42に書込む。これは、最初、ラッチ回路4
2のデータは確定しておらず、パターンレジスタ43の
内容と一致せず、コンパレータ祠カラエラー信号ERが
出力されるのを防止するためである。
かつそれを正常に読出すことが可能か否かをチェックす
るため、ステップ86〜812の処理を行危う。ステッ
プS6において、パターンレジスタ43に格納したチェ
ック用データと同じデータな一一一一−−6−−−−−
1 ラッチ回路42に書込む。これは、最初、ラッチ回路4
2のデータは確定しておらず、パターンレジスタ43の
内容と一致せず、コンパレータ祠カラエラー信号ERが
出力されるのを防止するためである。
次に、ステップS7において、DMAコントローラ41
にチェックエリアの先頭アドレスを設定し、ステップ8
8においてDMAコントローラ41に転送ブロック長を
設定する。次に、ステップS9において、DMA:ff
ントa−ラ41を読出しモードに設定し、ステップ81
0においてコンパレータ必の出力をイネーブルにする。
にチェックエリアの先頭アドレスを設定し、ステップ8
8においてDMAコントローラ41に転送ブロック長を
設定する。次に、ステップS9において、DMA:ff
ントa−ラ41を読出しモードに設定し、ステップ81
0においてコンパレータ必の出力をイネーブルにする。
その後、ステップallでDMAモードを起動する。D
MAモードの起動によって、パス10の制御権がCPU
IからDMAコントa−ラ41に移る。
MAモードの起動によって、パス10の制御権がCPU
IからDMAコントa−ラ41に移る。
DMAモードが起動されると、RAM3の全チェックエ
リアのデ、−夕が読み出され、順次、ラッチ回路42に
転送される。そして、ラッチ回路42の内容とパターン
レジスタ43の内容がコンパレータ祠で比較され、不一
致の場合に限ってエラー信号KRが出力される。エラー
信号IRが出力されると、−−一−−−7−−−−−−
頁 DMAコントローラ41 ハDMAモートヲ中断シ、ハ
ス10の制御権をCPUIへ戻す。そしてステップ81
2でDMA *ントローラ41の内部状態を読込み、エ
ラー信号ERによ!l DMAモードが中断したかチェ
ックする。そして中断の場合、エラーとみなし、ステッ
プ813でエラー表示回路45にエラー表示する。
リアのデ、−夕が読み出され、順次、ラッチ回路42に
転送される。そして、ラッチ回路42の内容とパターン
レジスタ43の内容がコンパレータ祠で比較され、不一
致の場合に限ってエラー信号KRが出力される。エラー
信号IRが出力されると、−−一−−−7−−−−−−
頁 DMAコントローラ41 ハDMAモートヲ中断シ、ハ
ス10の制御権をCPUIへ戻す。そしてステップ81
2でDMA *ントローラ41の内部状態を読込み、エ
ラー信号ERによ!l DMAモードが中断したかチェ
ックする。そして中断の場合、エラーとみなし、ステッ
プ813でエラー表示回路45にエラー表示する。
エラー信号ERが発生せずJ)MAモードが最終まで実
行された場合には、チェック用データを逆パターン(例
えば、1回目が16進数で55Bなら2回目はAAHと
する)、再び前記のチェック動作を実行する。
行された場合には、チェック用データを逆パターン(例
えば、1回目が16進数で55Bなら2回目はAAHと
する)、再び前記のチェック動作を実行する。
以上の説明から明らかな様に、本実施例によれば、従来
はCPUIが実行していたRAM3のチェック動作をD
MAコントローラ41を含むRAMチェック回路4で行
ない、DMAモードによシチェック用データの転送速度
を大幅に早めることができるため、RAM3のチェック
を短時間で行なうことが可能にカる・ 〔発明の効果〕 本発明によれば、マイクロプロセッサ搭載シス付[0口
1fbl−1,5値OJむ(にコノテム等(特にRAM
容量の大きなシステム)において、DMAモードでデー
タの転送を行いながらRAMの良否を判定できるので、
RAMチェック時間を大幅に短縮でき、システムの電源
オンから実際に可動できるまでの時間を短縮できる効果
がある。
はCPUIが実行していたRAM3のチェック動作をD
MAコントローラ41を含むRAMチェック回路4で行
ない、DMAモードによシチェック用データの転送速度
を大幅に早めることができるため、RAM3のチェック
を短時間で行なうことが可能にカる・ 〔発明の効果〕 本発明によれば、マイクロプロセッサ搭載シス付[0口
1fbl−1,5値OJむ(にコノテム等(特にRAM
容量の大きなシステム)において、DMAモードでデー
タの転送を行いながらRAMの良否を判定できるので、
RAMチェック時間を大幅に短縮でき、システムの電源
オンから実際に可動できるまでの時間を短縮できる効果
がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示す実施例の動作を示すフローチャート、第3
図は従来のRAMのチェック方法を示すフローチャート
である。 1・・・CPU、2・・・ROM、 3・・・RAM
、4−・・RAMチェック回路、41・・・DMAコン
トローラ、42・・・ラッチ回路、43・・・パターン
レジスタ、躬…コンパレータ、45・・・エラー表示回
路。 略 特許出願人 日立湘南電子株式会社 代理人弁理士 秋 本 正 実第1図 第2図
第1図に示す実施例の動作を示すフローチャート、第3
図は従来のRAMのチェック方法を示すフローチャート
である。 1・・・CPU、2・・・ROM、 3・・・RAM
、4−・・RAMチェック回路、41・・・DMAコン
トローラ、42・・・ラッチ回路、43・・・パターン
レジスタ、躬…コンパレータ、45・・・エラー表示回
路。 略 特許出願人 日立湘南電子株式会社 代理人弁理士 秋 本 正 実第1図 第2図
Claims (1)
- RAMのチェック用データを格納する第1の手段と、R
AMから読出されたデータを格納する第2の手段と、第
1の手段から読出されるチェック用データと第2の手段
から読出されるデータとを比較し、不一致のときエラー
信号を出力する第3の手段と、第1の手段に格納された
チェック用データをDMAモードでRAMに書込み、R
AMに書込まれたチェック用データをDMAモードで読
出して第2の手段に格納し、かつエラー信号を受けてD
MAモードを中断し、RAMの異常を検出する第4の手
段とを備えていることを特徴とするRAMチェック回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59255722A JPS61134856A (ja) | 1984-12-05 | 1984-12-05 | Ramチエツク回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59255722A JPS61134856A (ja) | 1984-12-05 | 1984-12-05 | Ramチエツク回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61134856A true JPS61134856A (ja) | 1986-06-21 |
Family
ID=17282734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59255722A Pending JPS61134856A (ja) | 1984-12-05 | 1984-12-05 | Ramチエツク回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61134856A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63213047A (ja) * | 1987-03-02 | 1988-09-05 | Matsushita Electric Ind Co Ltd | Ramチエツク方法 |
JPH04271445A (ja) * | 1990-08-02 | 1992-09-28 | Internatl Business Mach Corp <Ibm> | メモリ・テスト装置 |
JP2010155591A (ja) * | 2009-01-05 | 2010-07-15 | Nsk Ltd | 電動パワーステアリング装置 |
-
1984
- 1984-12-05 JP JP59255722A patent/JPS61134856A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63213047A (ja) * | 1987-03-02 | 1988-09-05 | Matsushita Electric Ind Co Ltd | Ramチエツク方法 |
JPH04271445A (ja) * | 1990-08-02 | 1992-09-28 | Internatl Business Mach Corp <Ibm> | メモリ・テスト装置 |
JP2010155591A (ja) * | 2009-01-05 | 2010-07-15 | Nsk Ltd | 電動パワーステアリング装置 |
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