JPS63155346A - Ｒａｍチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例（第２図） 発明の効果 ［慨　要］ 本発明は起動時に行っていたＲ　Ａ　Ｍ　（Ｒａｎｄｏ
ｌＡｃｃｅｓｓ　Ｈｅ１ｏｒｙ）に対するリード・ライ
ト・チェックを、ＤＭＡ　（Ｄｉｒｅｃｔ　Ｈｅｌ′Ｉ
ｏｒｙ　Ａｃｃｅｓｓ）方式により行うことにより高速
にＲＡＭのリード・ライト・チェックを行うものである
。

［産業上の利用分野］ 本発明はＲＡＭのチェック方式に係り、特に起動時のＲ
ＡＭのリード・ライト・チェックに関する。

ＲＡＭを具備するデータ処理装置においては、システム
の信頼性を向上するためにシステムの立ち上げ時にこの
Ｒ’ＡＭに既知のデータを記入した後でこれをよみ出し
、記入したデータと読出したデータの一致性をチェック
するという、リード・ライト・チェックを行なっている
。

Ｃ従来の技術ｌ このため、従来では、プロセッサにより特定パターンを
ＲＡＭに店込み、それをプロセッサが読出して、書込み
データと読出しデータを比較することによりＲＡＭのリ
ード・ライト・チェック（以下、Ｒ／Ｗチェックという
）を行っていた。

この場合、さらに信頼性を高めるためには書込みパター
ンを変化させながら何回か上記の動作を繰返してＲＡＭ
のＲ／Ｗヂエックを行っていた。

［発明が解決しようとする問題点］ ところで、このＲＡＭのＲ／Ｗヂエックは、プロセッサ
がプログラムによりアドレス先にデータを閤込み、これ
を読出して比較するというソフトウェア処理により行っ
ていたのでこのＲ／Ｗチェック時間を速くすることがで
きず、時間がかかるという問題があった。特にＲＡＭの
容量が増大すると、このチェックに時間がかかり、シス
テムの立上り時間が長くなるという問題が存在する。

本発明の目的はこのような問題点を解決するため、高速
にＲＡＭＩ）Ｒ／Ｗチェックを行うことを提供するもの
である。

Ｅ問題点を解決するための手段］ 前記目的を達成するため、本発明では、第１図に示す如
く、プロセッサ１とＲＡＭ２の外にダイレクト・メモリ
・アクセス（以下ＤＭＡという）制御部３と、データ・
レジスタ４と比較器５を設け、プロセッサ１がデータ・
レジスタ４に記入する。次いでＤＭＡ制御部３が起動さ
れて、このデータ・レジスタ４のデータをＲＡＭ２全体
に記入する。それからＤ　Ｍ　Ａ　１ｌｉｌＪ　１１１
部３はいまＲＡＭ２に田込んだデータを読出し、比較器
５においてデータ・レジスタ４に保持されているデータ
を順次比較する。

［作　用ｌ ＲＡＭ３に出込んだ全データを順次比較器５で比較する
が、不一致があれば比較器５はこれをプロセッサ１に報
告し、ＲＡＭ２の状態をチェックすることができる。こ
の場合、ＤＭＡ制御部３の動作はプロセッサ１のソフト
処理と異なり高速なのでＲＡＭ３を速くチェックできる
。

［実施例１ 本発明の一実施例を第２図にもとづき説明する。

第２図において、第１図と同記号部は同一部分を示し、
６はデータ・バッファ、７はアンド回路である。

プロセッサ１は、例えばマイクロプロセッサで構成され
ており、データ・レジスタ４にデータを書込んだり、Ｒ
／ｗ信号を出力したり、ＤＭＡ制御部３に対しＤＭＡを
行うためのアドレスやＤＭＡ許可信号ＢＡを出力するも
のである。

ＤＭＡ制御部３はＲＡＭ２に対してＤ　Ｍ　Ａ　１Ｉｉ
ＩＩ御を行うものであり、データ・レジスタ４に記入さ
れたデータ・バッファ６を経由して、ＲＡＭ２にデータ
を書込んだり、読出したりするものである。

データ・バッファ６はデータ・レジスタ４のデータをＲ
ＡＭ２に皇込むとき、データ・レジスタ４のデータを一
度保持するものである。そしてＲＡＭ２に書込むときに
オンとなりデータ・レジスタ４の内容を保持するが、Ｒ
ＡＭ２より続出でときオフとなり、データ・バッフ？６
の内容が比較器５に伝達されることを防止する。

アンド回路７はＲＡＭ２の続出時においてオン状態とな
り比較器５の出力をプロセッサに送出するものであるが
、ＲＡＭ２の書込み時にはオフとなる。

次に第２図の動作について説明する。

まずシステムの立上り時にプロセッサ１がデータ・レジ
スタ４にデータをセットフる。それからプロセッサ１は
ＤＭＡ制御部３を起動し、リクエストの有無を求める。

このシステムの立上り時におけるリクエストの有無に対
し、ＤＭＡ制御部３はプロセッサ１に対しＲＡＭ２に対
する書込みを行うことを求めるリクエスト要求ＢＲを出
力する。プロセッサ１がこれに対して許可信号ＢＡを送
出し、また書込信号Ｗを出力する。この書込信号Ｗによ
りアンド回路７はオフになる。この許可信号ＢＡを受け
てＤＭＡ制御部３はゲート信号８Ｇを出ツノし、比較器
５を非動作状態にし、データ・バッファ６をオンにして
データ・レジスタ４から前記セットずみのデータを送出
する。このときＤ　Ｍ　Ａ　ｆｆｆｌＪ御部３はＲＡＭ
２のアドレスを送出するので、このデータ・レジスタ４
にセットされたデータが、データ・バッファ６を経由し
てＲＡＭ２に順次記入される。

ＲＡＭ２に対しデータ書込みが終了すると、ＤＭＡ制御
部３のリード要求によりプロセッサ１はリード信号Ｒを
出力し、ＤＭＡ制御部３にリード指示を行う。このとき
アンド回路７はリード信号Ｒによりオン状態となり、デ
ータ・バッファ６はディスエーブルとなる。またＤＭＡ
制御部３はリード時のゲート信号を出力するので今度は
データ・レジスタ４のみならず比較器５もイネーブル状
態となる。

この状態でＤ　Ｍ　Ａ　ｌｌ１ｌＪ　ｍ部３はアドレス
を出力してＲＡＭ２からデータを順次読出し、比較器５
に伝達する。このとき比較器５にはデータ・レジスタ４
にセットされたデータが伝達されているので、前記のよ
うにしてＲＡＭ２から読出されたデータは順次比較され
る。もし比較したデータが異なっていたとき、比較器５
は割込信号Ｉ　Ｎ　Ｔをアンド回路７を経由してプロセ
ッサ１に通知する。

これによりプロセッサ１側ではこのＲＡＭ２に対するチ
ェックの途中で削込み入力があったことにより、ＲＡＭ
２のＲ／Ｗチェックエラーの処理を行なう。

比較器５で不一致が検出されず正常終了すればＲＡＭ２
のＲ／Ｗチェックが完了したものとみなす。

勿論このチェックは１回のみでなく複数回行うこともで
きる。

この場合、１回毎に異なるデータでチェックを行なって
もよい。

また、データ・レジスタ４をカウンタで構成し、その出
力データをＲＡＭ２に一定バイト記入する度に更新する
ような手法により、データ・レジスタ４の内容を変化さ
せながら上記の動作を繰返すことも可能である。

［発明の効果］ 本発明によればＤＭＡ制罪制式方式り、ハード的にＲＡ
Ｍにアクセスできるので、ＲＡＭのＲ／Ｗヂエックを従
来のプロセッサによるソフト的チェックに比較して高速
に行うことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図を示す。 １・・・プロセッサ　　　２・・・ＲＡ　Ｍ３・・・Ｄ
ＭＡｔｈｌＩｗＪ部　　４・・・データ・レジスタ５・
・・比較器　　　　　６・・・データ・バッファ７・・
・アンド回路

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）と、ダイレクト・メモリ・アクセス制
   御手段（３）と、ランダム・アクセス・メモリ（２）を
   備えたデータ処理装置において、データを記憶するデー
   タ保持手段（４）と、比較手段（５）を具備し、 データ保持手段（４）とランダム・アクセス・メモリ（
   ２）から読出したデータとを比較手段（５）で比較し、
   異なっていたときこれをプロセッサ（１）に通知するよ
   うにしたことを特徴とするＲＡＭチェック方式。