JPS61131481A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS61131481A JPS61131481A JP25157084A JP25157084A JPS61131481A JP S61131481 A JPS61131481 A JP S61131481A JP 25157084 A JP25157084 A JP 25157084A JP 25157084 A JP25157084 A JP 25157084A JP S61131481 A JPS61131481 A JP S61131481A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（ＴＰＴ）に関するものであ
る。
る。
従来のこの種の薄膜トランジスタはそれぞれほぼ長方形
のゲート電極、ソース電極およびドレイン電極がそれぞ
れ平行に配置されている。このような従来の薄膜トラン
ジスタにおいて、ソース−ドレイン電流を増減させるに
はチャネル幅、すなわちゲート電極、ソース電極および
ドレイン電極の長さを増減させる方法が採用されている
１例えば、チャネル長ｌ１０Ａ１．チャネル幅５００ｔ
ｍを有する代表的薄膜トランジスタのソース−ドレイン
電流は約１０μＡである。したがって、１００μＡの大
きなソース−ドレイン電流が必要な場合は、チャネル幅
は約５．ｌＷｎと長くなっ・てしまう。
のゲート電極、ソース電極およびドレイン電極がそれぞ
れ平行に配置されている。このような従来の薄膜トラン
ジスタにおいて、ソース−ドレイン電流を増減させるに
はチャネル幅、すなわちゲート電極、ソース電極および
ドレイン電極の長さを増減させる方法が採用されている
１例えば、チャネル長ｌ１０Ａ１．チャネル幅５００ｔ
ｍを有する代表的薄膜トランジスタのソース−ドレイン
電流は約１０μＡである。したがって、１００μＡの大
きなソース−ドレイン電流が必要な場合は、チャネル幅
は約５．ｌＷｎと長くなっ・てしまう。
一方、結晶性材料を基板に用いた電界効果型トランジス
タにおいては、ソ、−スートレイン電流を増大させるた
めに、電極をくし形、正張波状にするなどの工夫がなさ
れている。（文献不詳）【発明が解決しようとする問題
点〕 前述のように、 １００μＡのソース−ドレイン電流を
得るためには、チャネル長を１０．としまた場合。
タにおいては、ソ、−スートレイン電流を増大させるた
めに、電極をくし形、正張波状にするなどの工夫がなさ
れている。（文献不詳）【発明が解決しようとする問題
点〕 前述のように、 １００μＡのソース−ドレイン電流を
得るためには、チャネル長を１０．としまた場合。
チャネル幅は約５．ＩＮと非常に長くなってしまう。
このようにチャネル幅もしくはチャネル長が一方向に長
くなると、素子の設計の余裕度が狭くなり、用途も狭く
限定されてしまうという問題が生ずる。
くなると、素子の設計の余裕度が狭くなり、用途も狭く
限定されてしまうという問題が生ずる。
また、結晶性材料を基板に用いた電界効果型トランジス
タにおいて、電極をくし形あるいは正張波状にする等の
工夫がなされたものでは、三つの電極が同一平面状にあ
る（コプラナー型）ため、（ｉ）高密度に電極を配置す
ることができない。
タにおいて、電極をくし形あるいは正張波状にする等の
工夫がなされたものでは、三つの電極が同一平面状にあ
る（コプラナー型）ため、（ｉ）高密度に電極を配置す
ることができない。
（…）現在の微細加工の技術では、電極間の距離を充分
小さくすることができず、電極間の距離が大きくなって
キャリヤの移動度の小さな半導体薄膜を用いることがで
きないという問題がある。
小さくすることができず、電極間の距離が大きくなって
キャリヤの移動度の小さな半導体薄膜を用いることがで
きないという問題がある。
上述した従来技術の問題点を解決するために、本発明の
薄膜トランジスタは、ゲート電極を、半導体層を介して
ソース電極およびドレイン電極に向かい合うように配置
し、かつソース電極およびドレイン電極のうちいずれか
一方の電極がほぼ同一平面上で他方の電”極を取り囲−
むように配置したものである。あるいはさらに、ソース
電極およびドレイン電極に複数の枝を持たせる。このよ
うな構成により、本発明はチャネル幅もしくはチャネル
長（つまり電極の長さ）を一方向に長くすることなく、
基板面積を有効に利用し高密度化を達成するものである
。
薄膜トランジスタは、ゲート電極を、半導体層を介して
ソース電極およびドレイン電極に向かい合うように配置
し、かつソース電極およびドレイン電極のうちいずれか
一方の電極がほぼ同一平面上で他方の電”極を取り囲−
むように配置したものである。あるいはさらに、ソース
電極およびドレイン電極に複数の枝を持たせる。このよ
うな構成により、本発明はチャネル幅もしくはチャネル
長（つまり電極の長さ）を一方向に長くすることなく、
基板面積を有効に利用し高密度化を達成するものである
。
実施例 １
第１図（５ｋ）は本発明の実施例の薄膜トランジスタの
平面図、第１図（ｂ）は第１図（ａ）のＣ−Ｄ断面図で
ある。これらの図に示した薄膜トランジ・スタを作製し
た。
平面図、第１図（ｂ）は第１図（ａ）のＣ−Ｄ断面図で
ある。これらの図に示した薄膜トランジ・スタを作製し
た。
すなわち、まずガラス基板ｌｌ上にＣｒ電極（ゲート電
極）１２を真空中で電子ビーム蒸着法により形成した。
極）１２を真空中で電子ビーム蒸着法により形成した。
次に、その上に膜厚０．３−の窒化シリコン層（ゲート
絶縁層）１３をプラズマＣＶＤ法により形成した。この
とき用いた反応ガスは、ＳｉＨ，とＮＨ，とＮ２との混
合ガス（圧力０．５〜Ｉ Ｔｏｒｒ）であった。
絶縁層）１３をプラズマＣＶＤ法により形成した。この
とき用いた反応ガスは、ＳｉＨ，とＮＨ，とＮ２との混
合ガス（圧力０．５〜Ｉ Ｔｏｒｒ）であった。
さらに、その上に膜厚０．３＃ＩＩの非晶質水素化シリ
コン層（半導体層）１４をプラズマＣＶＤ法により形成
した。このとき用いた反応ガスは、ＳｉＨ。
コン層（半導体層）１４をプラズマＣＶＤ法により形成
した。このとき用いた反応ガスは、ＳｉＨ。
とＨ２との混合ガス（圧力０．５〜Ｉ Ｔｏｒｒ）であ
った。
った。
なお、本実施例では、この半導体層１４としてシリコン
を主成分とし、水素を含有する非晶質水素化シリコンを
用いたが、シリコンもしくはゲルマニウムなどを主成分
とし、水素の他、フッ素、塩素、炭素、窒素、酸素など
を含む膜を採用することができる。もちろん、これに限
定されることはない。
を主成分とし、水素を含有する非晶質水素化シリコンを
用いたが、シリコンもしくはゲルマニウムなどを主成分
とし、水素の他、フッ素、塩素、炭素、窒素、酸素など
を含む膜を採用することができる。もちろん、これに限
定されることはない。
最後唄、この上にＣｒ電極（ソース電極１５およびドレ
イン電極１６）を電子ビーム蒸着法により形成した。な
お、チャネル長は１０．、チャネル幅は５腫とした。
イン電極１６）を電子ビーム蒸着法により形成した。な
お、チャネル長は１０．、チャネル幅は５腫とした。
本実施例の薄膜トランジスタは１図示のように。
ゲート電極１２が半導体層１４を介してソース電極１５
およびドレイン電極１６に向かい合って配置してあり、
かつ弧状に形成されたソース電極１５が同じくそれより
も半径の小さい弧状に形成されたドレイン電極１６を同
一平面上で取り囲むように配置しである。
およびドレイン電極１６に向かい合って配置してあり、
かつ弧状に形成されたソース電極１５が同じくそれより
も半径の小さい弧状に形成されたドレイン電極１６を同
一平面上で取り囲むように配置しである。
このような構成になっているので、１００μＡのソース
−ドレイン電流を得ることができる１０−の、チャネル
長および５■のチャネル幅を有する薄膜トランジスタを
直径約１．９閣内に収めることができ、従来同じソース
−ドレイン電流を得るために同じチャネル長でチャネル
幅の方向に約５．１−の長さが必要であった薄膜トラン
ジスタに比べて約１７３に長さを縮小することができた
。さらに、ゲート電極、１２、ソース電極１５．ドレイ
ン電極１６が図示のごとくいずれも線状に形成されてい
るので、電流のリークおよびショートを防止し得る。
−ドレイン電流を得ることができる１０−の、チャネル
長および５■のチャネル幅を有する薄膜トランジスタを
直径約１．９閣内に収めることができ、従来同じソース
−ドレイン電流を得るために同じチャネル長でチャネル
幅の方向に約５．１−の長さが必要であった薄膜トラン
ジスタに比べて約１７３に長さを縮小することができた
。さらに、ゲート電極、１２、ソース電極１５．ドレイ
ン電極１６が図示のごとくいずれも線状に形成されてい
るので、電流のリークおよびショートを防止し得る。
実施例 ２ ′
第２図（ａ）は本発明の別の実施例の薄膜トランジスタ
の平面図、第２１ｍ（ｂ）は第２図（ａ）のＥ−Ｆ断面
図である。図示のような＊ｍｈランジスタを実施例１と
同様にして作製した。
の平面図、第２１ｍ（ｂ）は第２図（ａ）のＥ−Ｆ断面
図である。図示のような＊ｍｈランジスタを実施例１と
同様にして作製した。
本実施例、の薄膜トランジスタも、ゲート電極（Ｃｒ電
極）２２が半導体層２４を介してソース電極２５および
ドレイン電極２６（Ｃ：ｒｆｆｔ極）に向かい合って配
置してあり、かつソース電極２５が同一平面上でドレイ
ン電極２６を取り囲むように配置しである。さらに１本
実施例ではソース電極２５およびドレイン電極２６はそ
れぞれ複数の枝を有している。
極）２２が半導体層２４を介してソース電極２５および
ドレイン電極２６（Ｃ：ｒｆｆｔ極）に向かい合って配
置してあり、かつソース電極２５が同一平面上でドレイ
ン電極２６を取り囲むように配置しである。さらに１本
実施例ではソース電極２５およびドレイン電極２６はそ
れぞれ複数の枝を有している。
なお、ゲート絶縁層（窒化シリコン層）２３と半導体層
（非晶質水素化シリコン層）２４の膜厚はいずれも０．
３．とし、チャネル長は１１０ｌ１．チャネル幅は５■
とした。 このような構成になっているので、１００μ
Ａのソース−ドレイン電流を得ることができる１０−の
チャネル長、５購のチャネル幅を有する薄膜トランジス
タを縦横１．２＋ｎの正方形内に収めることができ、従
来同じチャネル長でチャネル幅の方向に約５．１ｍの長
さが必要であったのに比べて約１７４に長さを縮小する
ことができた。
（非晶質水素化シリコン層）２４の膜厚はいずれも０．
３．とし、チャネル長は１１０ｌ１．チャネル幅は５■
とした。 このような構成になっているので、１００μ
Ａのソース−ドレイン電流を得ることができる１０−の
チャネル長、５購のチャネル幅を有する薄膜トランジス
タを縦横１．２＋ｎの正方形内に収めることができ、従
来同じチャネル長でチャネル幅の方向に約５．１ｍの長
さが必要であったのに比べて約１７４に長さを縮小する
ことができた。
このように、本実施例では、電極を複数の枝状に分けた
ことにより、実施例１よりも基板に対する有効面積を大
きくすることができ、より大きいソース−ドレイン電流
を得ること−ができる。さらに。
ことにより、実施例１よりも基板に対する有効面積を大
きくすることができ、より大きいソース−ドレイン電流
を得ること−ができる。さらに。
ゲート電極２２、ソース電極２５．ドレイン電極２６が
図示のごとくいずれも線状に形成されているので。
図示のごとくいずれも線状に形成されているので。
電流のリークおよびショートを防止し得る。
上述のように、上記実施例１．２の薄膜トランジスタに
おいては、従来のごとくチャネル幅もしくはチャネル長
を一方向に長くしなくても大きなソース−ドレイン電流
を取り出すことができた。
おいては、従来のごとくチャネル幅もしくはチャネル長
を一方向に長くしなくても大きなソース−ドレイン電流
を取り出すことができた。
また、ゲート電極を半導体層を介してソース電極および
ドレイン電極に向かい合うように配置しであるため、電
極間の距離を小さくすることができ、高密度に電極を配
置することができた。
ドレイン電極に向かい合うように配置しであるため、電
極間の距離を小さくすることができ、高密度に電極を配
置することができた。
な−お１本発明は上記の実施例に限定されることなく、
電極の形状など特許請求の範囲内においている・いろな
変形があり得ることはいうまで−ｔＩ？い、。
電極の形状など特許請求の範囲内においている・いろな
変形があり得ることはいうまで−ｔＩ？い、。
また、上記実施例ではゲート絶縁層を有する薄膜トラン
ジスタを示したが、ゲート絶縁層を有しないショットキ
ー型の薄膜トランジスタに適用してもよい、また、上記
実施例では、基板の上にゲート電極、その上にゲート絶
縁層、その上に半導体層、さらにその上にソース−ドレ
イン電極を順次積載した構造のものを示したが、基板の
上にソース−ドレイン電極！極、その上に半導体層、そ
の上にゲート絶縁膜、さらにその上にゲート電極を順次
積載した薄膜トランジスタに適用してもよい、さらに、
ゲート電極と、ソース−ドレイン電極とを半導体層を介
して重なり合わせてもよく、こうすればいっそう高密度
に電極を配置することができる。
ジスタを示したが、ゲート絶縁層を有しないショットキ
ー型の薄膜トランジスタに適用してもよい、また、上記
実施例では、基板の上にゲート電極、その上にゲート絶
縁層、その上に半導体層、さらにその上にソース−ドレ
イン電極を順次積載した構造のものを示したが、基板の
上にソース−ドレイン電極！極、その上に半導体層、そ
の上にゲート絶縁膜、さらにその上にゲート電極を順次
積載した薄膜トランジスタに適用してもよい、さらに、
ゲート電極と、ソース−ドレイン電極とを半導体層を介
して重なり合わせてもよく、こうすればいっそう高密度
に電極を配置することができる。
Ｃ発明の効果〕
以上説明したように、本発明は半導体層を介してソース
−ドレイン電極に向がい合うようにゲート電極を配置し
、かつソース電極とドレイン電極のうち一方が他方を取
り囲むように配置したことにより、素子の長さを縮小し
、電極を高密度に配置することができる。したがって、
素子設計の余裕度を向上させ、用途の範囲を広げること
ができる効果がある。
−ドレイン電極に向がい合うようにゲート電極を配置し
、かつソース電極とドレイン電極のうち一方が他方を取
り囲むように配置したことにより、素子の長さを縮小し
、電極を高密度に配置することができる。したがって、
素子設計の余裕度を向上させ、用途の範囲を広げること
ができる効果がある。
第１図（ａ）は本発明の実施例の薄膜トランジスタの平
面図、第１図（ｂ）は第１図（ａ）の０７、Ｄ断面図、
第、２図（ａ）は本発明の別の実施例。 の薄膜トランジスタの平ｆａ１１．第２図（ｂ）は第２
図（ａ）のＥ−Ｆ断面図である。
面図、第１図（ｂ）は第１図（ａ）の０７、Ｄ断面図、
第、２図（ａ）は本発明の別の実施例。 の薄膜トランジスタの平ｆａ１１．第２図（ｂ）は第２
図（ａ）のＥ−Ｆ断面図である。
Claims (3)
- （１）少なくとも基板、ソース電極、ゲート電極、ドレ
イン電極、半導体層を備えた薄膜トランジスタにおいて
、上記ゲート電極は上記半導体層を介して上記ソース電
極およびドレイン電極に向かい合うように配置され、か
つ該ソース電極およびドレイン電極のうちいずれか一方
の電極がほぼ同一平面上で他方の電極を取り囲むように
配置されていることを特徴とする薄膜トランジスタ。 - （２）上記ソース電極およびドレイン電極のうち少なく
とも一方が複数の枝状に分かれていることを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタ。 - （３）上記半導体層はシリコンもしくはゲルマニウムの
少なくとも一方を主成分とし、かつ水素、フッ素、塩素
、炭素、窒素、酸素の少なくとも一つを含むことを特徴
とする特許請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25157084A JPS61131481A (ja) | 1984-11-30 | 1984-11-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25157084A JPS61131481A (ja) | 1984-11-30 | 1984-11-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131481A true JPS61131481A (ja) | 1986-06-19 |
Family
ID=17224777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25157084A Pending JPS61131481A (ja) | 1984-11-30 | 1984-11-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131481A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057889A (en) * | 1987-07-06 | 1991-10-15 | Katsuhiko Yamada | Electronic device including thin film transistor |
| JP2006091654A (ja) * | 2004-09-27 | 2006-04-06 | Casio Comput Co Ltd | 画素駆動回路及び画像表示装置 |
| US7688392B2 (en) | 2006-04-06 | 2010-03-30 | Chunghwa Picture Tubes, Ltd. | Pixel structure including a gate having an opening and an extension line between the data line and the source |
| JP2014112687A (ja) * | 2005-02-03 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 薄膜集積回路、モジュール、及び電子機器 |
-
1984
- 1984-11-30 JP JP25157084A patent/JPS61131481A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057889A (en) * | 1987-07-06 | 1991-10-15 | Katsuhiko Yamada | Electronic device including thin film transistor |
| JP2006091654A (ja) * | 2004-09-27 | 2006-04-06 | Casio Comput Co Ltd | 画素駆動回路及び画像表示装置 |
| JP4543315B2 (ja) * | 2004-09-27 | 2010-09-15 | カシオ計算機株式会社 | 画素駆動回路及び画像表示装置 |
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