JPH0258368A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半４体技術さらには相補型ＭＩＳＦＥＴの製
造に適用して特に有効な技術に関するもので、例えば、
ＮチャネルＭＩＳＦＥＴおよびＰチャネルＭ　Ｉ　Ｓ　
ＦＥＴの素子間の分離をトレンチ（深い溝）によって行
なう相補型ＭＩＳＦＥＴの製造に利用して有効な技術に
関するものである。

［従来の技術］ 半導体集積回路（以下ＩＣと称す）においては。

１つのチップ内に多数の素子を作り込むことによって回
路を構成している。その際、各々の素子を電気的に分離
することが必要であり、この、素子間の分離には通常ｒ
、　ａ　ｃ　ｏ　ｓが用いられている。

このＬＯＧＯ５はシリコン窒化膜の耐酸化作用が大きい
ことを利用してシリコン窒化膜を酸化のマスクとして選
択酸化するようにしたものである。

しかし、その場合シリコン窒化膜を直接シリコン基板に
被着させて酸化を行なうと、膜の応力のため、シリコン
基板に欠陥が発生する。そのため、従来、バッド酸化膜
と呼ばれている熱酸化膜をシリコン窒化膜とシリコン基
板との間に挿入し応力を緩和することが行なわれていた
。

ところが、パッド酸化膜を用いた場合、今度は、選択酸
化によってバット酸化膜が素子領域に食い込むという現
象、いわゆるバーズビークが発生し。

素子領域の有効面積を減少させるため、集積度が悪くな
ってしまうという問題があった。

そこで、近年、ＬＯＧＯ５に代わる素子間分離技術とし
てトレンチを用いる素子分離技術が注目されている。

このトレンチを用いる素子分離技術は、素子領域の有効
面積を向上させるだけでなく、ＮチャネルＭ　Ｔ　Ｓ　
ＦＥＴとＰチャネルＭ　Ｉ　Ｓ　ＦＥＴとが互いに接近
している場合に生じ易いラッチアップ現象を防止するに
も役立つ。

ところで、上記のようにトレンチアイソレーション技術
を利用した半導体装置においてさらに集積度を向上させ
るためには、第６図に示すように、ＮチャネルＭＩＳＦ
ＥＴ２およびＰチャネルＭＩＳＦＥＴ３のソースまたは
ドレインをトレンチ１に接して形成することが好ましい
、そのようにすればトレンチ１とそれに接するソースお
よびドレインをセルファラインによって形成できるので
製造上も有利である。

［発明が解決しようとする課題］ しかしながら、このようにソースまたはドレインをトレ
ンチ１に接して形成する場合には次のような問題が惹起
される。

即ち、上記のような構造の半導体装置にあっては、トレ
ンチ１内に絶縁膜が充填されることになるが、この絶縁
膜と半導体基板との界面には正の電荷が蓄積されやすい
ため、ＮチャネルＭＩＳＦＥＴ２側では寄生チャネルが
発生し易い６そして。

この寄生チャネルの発生によって半導体装置の電気的特
性劣化や信頼性の低下が生じる危険性があった・ この解決策として、トレンチを通じて、ＮチャネルＭＩ
ＳＦＥＴＺ側にはＰ型の不純物を、ＰチャネルＭＯ３Ｆ
ＥＴ３側にはＮ型の不純物を導入することが考えられる
が、このような方法は技術的に困難を伴う。

また一方、Ｐ型シリコン基板上にＰウェルを形成する際
、上記トレンチを含んだ表面部分のＰ型不純物濃度を上
げると共に、Ｎウェルを形成する際、イオン注入法など
でＰ型不純物以上のＮ型不純物を導入することによって
Ｎウェルを形成することによって、上記トレンチアイソ
レーションに沿った寄生チャネルの発生を防止するよう
にすることも考えられる。しかし、この方法では、半導
体Ｊ、Ｑ板表面に形成されるＮチャネルＭＯ８ＦＥＴ２
およびＰチャネルＭＯ５ＦＥＴ３のしきい値電圧が大き
くなってしまい、ＭＯＳＦＥＴの消１！電力が大きくな
ってしまうという問題があった。

なお、上記の場合、上記ＮチャネルＭＯ５ＦＥＴ２およ
びＰチャネルＭＯ３ＦＥＴ３のチャネル領域に各々最適
なイオン注入を行なうことによってしきい値電圧を制御
することも可能ではあるが、各々のチャネル領域に導入
された全不純物量が大幅に増大するので、キャリアの不
純物との接触確率が増し、各ＭＩＳＦＥＴのキャリアの
表面移動度が小さくなり、相補型ＭＩＳＦＥＴの動作速
度が低下してしまうという問題があった。

本発明は、かかる点に鑑みなされたもので、ＭＩＳＦＥ
Ｔにおける寄生チャネルの発生が抑止できる信頼性の高
い半導体装置を得られる方法を提供することを目的とし
ている。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

即ち１本発明に係る半導体装置の製造方法は、相補型Ｍ
ＩＳＦＥＴのＮチャネルＭＩＳＦＥＴおよびＰチャネル
ＭＩＳＦＥＴをトレンチによって分離するにあたり、ト
レンチ側面にＰ型不純物を導入するようにしたものであ
る。

［作用］ 上記した手段によれば、トレンチ側面にＰ型不純物を導
入するようにしたので１例えば両ウェル方式の相補型Ｍ
ＩＳＦＥＴのＰウェル側のトレンチ内面は高濃度となり
、寄生チャネルの発生が抑止されるという作用によって
、半導体装置の信頼性の向上を図ることができる。

［実施例］ 以下５本発明に係る半導体装置の製造方法の実施例を図
面に基づいて説明する。

第１図（Ａ）〜（Ｄ）にはＰ型シリコン基板を利用した
両ウェル方式の相補型ＭＩＳＦＥＴの製造工程が示され
ている。その概要を説明すれば次のとおりである。

先ず、Ｐ型シリコン基板１１の表面に３０ｎｍのシリコ
ン酸化膜１２を形成し、その上全面にジノコン窒化膜を
５０ｎｍ堆積させる。ホトリソグラフィによってＮウェ
ル形成予定領域上のシリコン窒化膜を選択的に除去し、
残りのシリコン窒化−をマスクとしてＮウェル形成予定
領域表面部にＮ型不純物であるリンをイオン打込みする
。次いで、上記のシリコン酸化膜１２およびシリコン窒
化膜をマスクにしてＮウェル形成予定領域を酸化して１
１０ｎｍの厚いシリコン酸化膜１３（説明の便宜のため
上記シリコン酸化膜１２とは異なる符号を用いる）を形
成する。マスクとなった上記シリコン窒化膜除去後、酸
化膜厚の差を利用してシリコン酸化膜１２のみ選択的に
貫通するようなエネルギをもってＰ型不純物であるボロ
ンをイオン打込みし、第１図（Ａ）の状態に至る。

その後、１２００℃、６時間の熱処理（アニル）を施し
、シリコン基板１１内に打込んだリンおよびボロンを拡
散させ、Ｎウェルト４およびＰウェル１５を形成する。

次いで、その上全面にシリコン窒化膜１６を１４０ｎｍ
堆積し、ホトリソグラフィ、エツチングによってフィー
ルド酸化膜形成予定領域上のシリコン窒化膜１６を選択
的に除去する。そして、下地のシリコン酸化膜の膜厚差
を利用してシリコン酸化膜１２のみを選択的に通過させ
るような条件でＰ型不純物であるボロンをシリコン基板
内１１内にイオン打込みしてＰ１型チャネルストッパ１
７を形成する６その後、シリコン窒化膜１６をマスクと
して選択酸化を行ない、フィールド酸化膜１８を６００
ｎｍ形成して第１図（Ｂ）の状態に至る。

次いで、ホトリゾグラフィ、ドライエツチングおよびウ
ェットエツチングによってＮウェル１４とＰウェル１５
との間にトレンチ１９を形成する。

その後、その上全面にＰ型不純物を含むシリコン醇化膜
等の絶縁膜またはポリシリコンをＣＶＤ法によって堆積
させ、アニールを加えることによってトレンチ１９の側
面にＰ型不純物を導入させる。

このときのＰ型不純物の濃度は、Ｐ型不純物を導入した
Ｉ〕ウェル１５側のトレンチ１９の側面がＰ＋層となっ
た際にＮ型の寄生チャネルの発生を抑止するのに十分で
、かつ、Ｎウェル１４側のトレンチ１９の側面がＮ−層
となった場合にＰ型に反転せずしかもノイズによる寄生
チャネルの発生を妨げるに十分な濃度となるように選択
される。

また、必要であれば、Ｐウェル１５の表面濃度とＮウェ
ル１４の表面濃度より予め低くしておいた状態で、トレ
ンチ１９の側面からＰ型不純物を導入するようにしても
良い。

上記の場合のトレンチ１９に沿った深さ方向の不純物濃
度分布の一例を示せば第２図（Ａ）。

（Ｂ）のようになる。このうち第２図（Ａ）はＰウェル
１５側の不純物濃度分布、第２図（Ｂ）はＮウェル１４
側の不純物濃度分布を表している。

これらの図において各ウェル形成後の不純物濃度分布は
破線ａで示すようになっている。また、トレンチ側面か
ら不純物導入された濃度分布が点線すで示されている。

そして、その結果得られた不純物濃度分布が実線Ｃで示
されている。

次に、上記工程でトレンチ１９内にポリシリコンを付け
た場合は、ポリシリコンを酸化してシリコン酸化膜に変
える。また、上記工程でトレンチ１９内に絶縁膜を充填
したときには該膜を残しても良いし、また−旦エッチン
グにて除去しても良い。後者のように絶縁膜を除去する
場合にはトレンチ１９内面のシリコンを露出させてから
酸化させる。しかして、トレンチ１９内面を上記のよう
に何らかの方法でシリコン酸化膜等の絶縁膜で覆った後
、ＣＶＤ法を用いてトレンチ１９を絶縁膜で埋める。こ
のとき成長される絶縁膜の厚さはトレンチ１９幅の１．
５倍以上の厚さに堆積することが望ましい。その後ドラ
イエツチングにて異方性エツチングにて平坦化を行なっ
た状態が第１図（Ｃ）に示されている。

その後５通常のシリコンゲートプロセスでゲート電極２
１、ソース・ドレイン領域を形成し第１図（Ｄ）の状態
となる。第４図にはそのときのトレンチ１９に沿った面
の縦断面が示されている。

なお、上記ゲート電極２１の材料としてはポリシリコン
、シリサイドまたはメタル等が用いられる。

以上ではトレンチ１９側面への不純物の導入にあたって
ポリシリコンまたは絶縁膜から不純物を熱拡散する方法
を用いたが、深さ方向の不純物濃度分布を略−様にする
ためにエネルギを変えて重ねてイオン打込みした後、打
込んだ不純物を第３図（Ａ）の示すように横方向に拡げ
させ、その後第４図（Ｂ）のようにトレンチ１９を形成
するようにしても良い。第３図（Ａ）で重ねてイオン打
込みを行なった後、打込みの時の不純物の横方向波がり
をそのまま利用して熱処理しなくても良い。

このようにすれば、イオン打込みに用いたマスクをその
まま用いてトレンチ１９を形成することができる。また
、不純物導入量の精度も向上できるし、その不純物濃度
分布を打込みエネルギ社を変えることにより任意に設定
できることになる。

また、上記ではＭＩＳＦＥＴの周辺をトレンチアイソレ
ーションとＬＯＧ：ＯＳアイソレーションの両方を用い
て分離しているが第５図のようにＭＩＳＦＥＴをすべて
トレンチアイソレーションにて分離し、トレンチとトレ
ンチの間はｒ、　ａ　ｃ　ｏ　ｓアイソレーションを用
いるようにしても良い。

以上に説明した方法によれば次のような効果を得ること
ができる。

即ち、上記実施例の製造方法によれば、トレンチ１９の
側面にＰ型不純物を導入するようにしているので、例え
ば両ウェル方式の相補型ＭＩＳＦＥＴの場合Ｐウェル側
での寄生チャネルの発生が防止されるという作用によっ
て、半導体装置の信頼性の向上を図ることができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

即ち、本発明によれば、相補型のＮチャネルＭＩＳＦＥ
ＴおよびＰチャネルＭＩＳＦＥＴをトレンチによって分
離するにあたり、トレンチ側面にＰ型不純物を導入する
ようにしたので、ＭＩＳＦＥＴにおける寄生チャネルの
発生が防止され、半導体装置の信頼性の向上を図ること
ができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は本発明に係る半導体装置の製造
方法の実施例における各工程での相補型ＭＩＳＦＥＴの
縦断面図。 第２図（Ａ）、（Ｂ）はトレンチ側面のＮウェルおよび
Ｐウェルの不純物濃度を表わすグラフ。 第３図（Ａ）、（Ｂ）はイオン打込みによるトレンチ形
成方法を示す図。 第４図はトレンチに沿った而の縦断面図、第５図は本発
明の変形例によって得られた相補型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔの縦断面図。 第６図は本発明者によって検討された相補型〜ＩＩ　Ｓ
　Ｆ　Ｅ　Ｔの縦断面図である。 １１・・・・シリコン基板、１９・・・　トレンチ。

Claims (1)

1. 【特許請求の範囲】 １、相補型ＭＩＳＦＥＴにおけるＮチャネルＭＩＳＦＥ
   ＴおよびＰチャネルＭＩＳＦＥＴをトレンチによって分
   離するにあたり、トレンチ側面にＰ型不純物を導入する
   ようにしたことを特徴とする半導体装置の製造方法。 ２、両ウェル方式の相補型ＭＩＳＦＥＴにおいて、Ｐウ
   ェル表面の不純物濃度をＮウェル表面の不純物濃度より
   も低くしておいた状態でトレンチを形成し、しかる後上
   記Ｐ型不純物を導入するようにしたことを特徴とする請
   求項１記載の半導体装置の製造方法。 ３、Ｎウェル側ではＰ型に反転せずかつノイズによる寄
   生チャネルの発生が抑制されるように、同時にＰウェル
   側ではトレンチに沿った寄生チャネルが防止されるよう
   な条件で上記Ｐ型不純物の導入を行なうようにしたこと
   を特徴とする請求項２記載の半導体装置の製造方法。