JPS61125655A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置に使用されるメモリアクセス制
御装置に関する。

（従来の技術） 従来のメモリアクセス制御装置では、優先順位の決定さ
れている複数の周辺制御装置からの要求く対し、受付は
時に優先制御を行って受付けを行い、データをデータバ
スから受取シ、主記憶装置へ要求を送出していた。主記
憶装置からの応答が戻るまでに次の要求の受付けを行い
、順次、主記憶装置に要求を送出して応答を待つと云う
パイプライン溝底を採用して〉υ、始めのシーケンスの
応答が戻るまでに何回かの受付けを行っていた。主記憶
装置からの応答は主記憶装置へ要求を退出した順序、す
なわち、メモリアクセス制御装置の受付は時の優先制御
で決定される。従って、アクセスタイムく成る周辺制御
装置からの要求を受付けた時、すでに他の周辺制御装置
の受付は処理を行ってしまっている場合には、上記構成
では受付は時に主記憶装置への要求が決定されているた
め、メモリアクセスタイムが先行するアクセス要求分を
含む性＃＠になる。

（発明が解決しようとする問題点） 斯かるシステムに高性能のアクセスタイムを要求する周
辺制御装置を接続しようとすると、メモリアクセス制御
装置および主記憶装置を最高の要求性能にみあうように
高性能化する必要があるため高価になると云う欠点があ
った。

また、アクセスタイムだけを短くするため、主記憶装置
のアクセスを一括制御せずに個別に主記憶装＃に要求を
送出するとバス構造は採用できず、ハードウェア量が大
きくなると云う欠点があった。

本発明の目的は、周辺制御装置からの要求受付けの際に
高性能表示フラッグＦ／Ｆがセット／リセットされてい
る状態を読取り、セットされている時に要求が受付は回
路から高性能アクセス用の主記憶アクセス回路へと伝達
し、先行してい九メモリアクセス要求とは別に主記憶装
置をアクセスすること釦よシ上記欠点を除去し、高速ア
クセスタイムが要求される周辺制御装置を接続した場合
にも先行している他の要求に関係なくメモリアクセスタ
イムを高速化できるよう〈構成したメモリアクセス制御
装置を提供することにある。

ｃ問題点を解決するための手８） 本発明によるメモリアクセス制御装置は主記憶装置、〉
よび複数の周辺制御装置に接続され、周辺制御装置から
主記憶装置へのアクセスを一括して制御するためのもの
であシ、受付は回路と、１１１！以上の要求保持回路と
、第１および第２の主記憶アクセス回路と、高性能表示
フラグＦ／Ｆとを具備して構成したものである。

受付は回路は、周辺制御装置からの要求を受付けるため
のものである。

要求保持回路は、受付は念要求を保持するためのもので
ある。

第１および第２の主記憶アクセス回路は、主記憶装置を
直接アクセスするためのものである。

高性能表示フラグＦ／Ｆは、受付けに際して高性能を表
示するためのものである。

本発明では上記構成において、高性能表示フラグＦ’／
Ｆがセットされている時には要求が受付は回路から要求
保持回路を通って第１の主記憶アクセス回路へと伝達さ
れ、高性能表示フラグＦ／Ｆがセットされている時には
要求が受付は回路から第２の主記憶アクセス回路へと伝
達されて主記憶装置がアクセスされる。

（実　施　例） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるメモリアクセス制（財）装置ｔ
の一実施例を示すブロック図である。

第１図４Ｃおいて、ｌＯは主起ｔｌ’装置、１１はメモ
リアクセス１制−装曖、１２ハテータハス、１３〜１６
はそれぞれ周辺制御装置、２０は受付は回路、２１は要
求保持回路、２２　、２４はそれぞれ第１および第２の
主記憶アクセス回路、２３は高性能表示フラグＦ／Ｆ、
　２５．２６はそれぞれ第１および第２のＡＮＤゲート
、３０は主記憶応答回路、３１゜３２はそれぞれ第１お
よび第２の記憶回路、３３はバス応答回路である。

受付は回路２０は複数の周辺制御装置１３〜１６からの
要求の優先制御を行い、優先された周辺制御装置にデー
タバス１２の使用権を与え、アドレスや書込みデータの
要求の詳細を受取るものである。要求保持回路２１は第
１の主記憶アクセス回路ｚ２が主記憶装置１０へのアク
セスが終了するまで要求を保持するためのものである。

第１および第２の主記憶アクセス回路２２　、２４は、
それぞれ主記憶装＃１０に要求を送出すると同時Ｋ、ア
ドレス、書込みデータ、ならびに要求コードの詳細を出
力するための回路である。＠２の主記憶アクセス回路は
、高性能が要求される場合のみに使用される回路である
。高性能表示フラグＦ／Ｆ２３は、フラグの出力信号に
より第１および第２のＡＮＤゲー）　２５．２６で受付
は回路２０で堂付けな要求が要求保持回路２１．あるい
は第２の主記憶アクセス回路２４のいずれに伝達される
かをゲートするためのものである。主記憶応答回路３０
は、主記憶袋ｊｉｌ　１０からの応答を受取ると共に、
読出しデータやステータス情報を受取るためのものであ
る。

先入れ先出し形の第１および第２の記憶回路３１゜３２
は、主記憶回路ｌＯをアクセスする時に要求の読出し／
書込みの要求内容を記憶しておき、応答が返ってぐる時
に、その内容が続出されるように構成したものである。

バス応答回路３３はデータバス１２の使用中のフラグを
みて、使用中ではない場合には主記憶応答回路３０から
応答を受取り、データバス１２に出力して周辺制御装＃
１３〜１７に終了を報告する回路である。

次に、本実Ｓ列の動作を説明する。

ここで、要求人を通常処理に対する要求、要求Ｂｉ高性
能なアクセスタイムを特徴とする請求とする。まず、成
る周辺制御装置から要求人が送出されていると、受付は
回路２０で受付は処理が行われる。このとき、高性能表
示フラグＦ／Ｆ２３の状態は論理“０＃にセットされて
おり、要求は第２のＡＮＤゲートを介して要求保持回路
２１へ伝達され、受付は回路２０では次の受付は処理を
行う。次に受付けられた要求Ｂは高性能表示フラグＦ／
Ｆｚ３の状態を論理′１”にセットし、このフラグが論
理“１”になると要求Ｂは第１のＡＮＤゲート２５を介
して第２の主記憶アクセス回路２４へ伝達される。

第１の主記憶アクセス回路２２が処理中であると、要求
人は保持回路２１に保持されたままである。

第１および第２の主記憶アクセス回路２４．２５は別々
に要求を主記憶装置１０へ送出し、主記憶装置１０で優
先順位を判断して、第２の主記憶アクセス回路２４の方
を先に処理する。第１の主記憶アクセス回路２２から主
記憶装置１０へのアクセスが終了すると、第１の主記憶
アクセス回路２２は保持回路２１より要求人を取出して
主記憶装置１０をアクセスする。主記憶袋１ｉ１０から
の応答には第１あるｂは第２の主記憶アクセス回路２２
゜２４のいずれを受取ったかの情報を含み、この情報に
より主記憶応答回路３０は第１および第２の記憶回路３
１　、３２のいっぽうから読出し／書込みの情報を読出
す。主記憶装置１０で第１の主記憶アクセス回路２２を
優先するため、応答Ｂが応答Ａよりも先に主記憶回路３
０へ伝達される。

そこで、主記憶応答回路３０は第２の記憶回路３２から
データをＭ６出して制制し、バス応答回路３３ヘデータ
を伝達する。応答Ｂがバス応答回路３３へ伝達されると
、応答Ａを主記憶回路３０で受けて第１の記憶回路３１
の内容を読出し、同様の処理を行う。従って、データバ
スＬ２へ出力すれる順序は応答Ｂが先で、伏いて応答人
の順になる。

第２図に、第１図の実施例の動作シーケンスを示す。記
号ａ　−ｅはそれぞれ要求を表わす。

要求ｄが高性能を要する周辺側ｄｆｔＪ装置からの要求
である。

本実薙倒では、要求Ｃと要求ｄとに対するアクセスの結
果の順序が応答ｄ１ならびく応答Ｃとなる。通常処理の
場合には、アクセスタイムはＴ１であって、高性能を表
示する高性能表示フラグＦ／Ｆ２３を１１ｍにセットし
た場合、アクセスタイムはＴ４のようになり、アクセス
タイムを短縮できる。

また、本実施例のように保持回路は１段ではなく、主記
憶装置と周辺制御装置との処理性能時間に合せてｎ８に
拡張できる。その場合、高速処理を行うとｎ個だけ前の
要求から先に主記憶装置をアクセスできる。

（発明の効果） 以上説明したように本発明では、高性能表示フラグＦ／
Ｆを備えてフラグが”ｌ　”にセットされた時には、要
求が受付は回路によって受付けられ、高性能アクセス用
のｖＸ２の主記憶アクセス回路を伝達することにより、
主記憶装置をアクセスするまでの処理時間を短縮し、高
性能なアクセスタイムが要求されるような周辺制御装置
を接げした場合のアクセスタイムを短縮することかでき
ると云う効果がある。また、バス構造を採用してメモリ
アクセス制御装Ｗｔ−構成すること釦より、・・−ドウ
ニア竜の増大を防ぐことができると云う効果がある。

例を示すブロック図である。

第２図は、槙１図に示したメモリアクセス制ａｔａ袈ｍ
の動作シーケンス例を示すタイムチャートである。

１０・・・主ｆ！慣装置 ■】・・・メモリアクセス制にＩＪ＠ｔ１２・・・デー
タバス　　１３〜１６・・・周辺？ｔｌｌＪａ１１装置
２０・・・受付は回路　　２１・・・要求保持回路２２
　、２４・・・主記憶アクセス回路２３・・・高性能表
示フラグＦ／Ｆ ２５　、２６・・・ＡＮＤゲート ３０・・・主記憶応答回路　　３１．３２・・・記憶回
路３３・・・バス応答回路 才１図

Claims (1)

【特許請求の範囲】
1. 主記憶装置および複数の周辺制御装置に接続され、前記
   周辺制御装置から前記主記憶装置へのアクセスを一括し
   て制御するためのアクセス制御装置において、前記周辺
   制御装置からの要求を受付けるための受付け回路と、前
   記受付けた要求を保持するための１個以上の要求保持回
   路と、前記主記憶装置を直接アクセスするための第１お
   よび第２の主記憶アクセス回路と、前記受付けに際して
   高性能を表示するための高性能表示フラグＦ／Ｆとを具
   備し、前記高性能表示フラグＦ／Ｆがセットされている
   時には前記要求が前記受付け回路から前記要求保持回路
   を通つて前記第１の主記憶アクセス回路へと伝達され、
   前記高性能表示フラグＦ／Ｆがセットされている時には
   前記要求が前記受付け回路から前記第２の主記憶アクセ
   ス回路へと伝達されて前記主記憶装置がアクセスされる
   ように構成したことを特徴とするメモリアクセス制御装
   置。