JPS61125068A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、！１４導体装置に関するものであり、特に、
電源配線に重畳するノイズの低減に適用して有効な技術
に関するものである。

［背景技術］ ゛ト導体４Ａ！Ｒ回路装置（ｒｃ）を実装基板に複数設
けて構成した電子装置では、ＩＣの電気的動作に伴って
発生したノイズが電源配線に重畳して電源配線の電位が
変動する。電源配線の電位が変動すると１−ランジスタ
の出力およびしきい値電圧等の特、性が不安定となり、
論理回路等に誤動作を生じる。

そこで、前記電子装置では電夢配線のノイズを低減する
ために、ＩＣの間に平滑コンデンサを設けている。

本発明者は、ＩＣの実装密度の向上に伴ってＩＣ間の距
離を縮少する必要があるので、実装基板上に平滑コンデ
ンサを設けることが困雅になるという問題点を見い出し
た。

なお、実装基板内に複数層の金属層を設けることによっ
て、電源配線のノイズを低減するための平滑コンデンサ
を構成する技術が、例えば特願昭５９−８１７６５号の
明細書及び図面に記載されている。

［発明の目的］ 本発明の目的は、電源配線に重畳するノイズを良好に低
減することが可能な技術を提供することにある。

本発明の他の目的は、電源配線の電位変動を低減するた
めの平滑コンデンサを■ｃ内に形成して実装密度を向上
させることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体装置内に設けた未使用の半導体素子または使用半
導体素子および配線以外の未使用領域を用いて、電源電
圧安定用平滑コンデンサを構成することにより、平滑コ
ンデンサを設けるために必要な面積を低減して実装密度
を向上させたものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例■］ 実施例Ｉは、ＮＡＮＤゲート、ＮＯＲゲート等の論理を
構成するためのトランジスタを予じめ列状に配置し、後
に顧客の要求に従って論理を構成するマスタースライス
方式のＩＣに本発明を適用したものである。

第１図乃至第７図は、本発明の実施例■を説明するため
の図であり、第１図は、複数のＩＣを実装基板に塔載し
て構成した電子装置の斜視図、第２図は、マスタースラ
イス方式のチップの構成の概略を示す平面図、第３図は
、第２図におけるセル列の要部の平面図、第４図は、第
３図における基本セルに構成された論理回路の等価回路
図、第５図は、基本セルに設けられている半導体素子の
レイアウト図、第６図は、第３図のＶｌ−ＶＩ切断線に
おける断面図、第７図は、第３図の■−■切断線におけ
る断面図である。

なお、第１図と第３図は、構成を見易くするために層間
絶縁膜を図示していない。

第１図乃至第７図において、■は実装基板であり１周囲
に複数の電極２が設けてあり、上面に配置した複数のＩ
Ｃ３を配線４によって相互に電気的に接続して電子装置
を構成している。

５はＰ−型単結晶シリコンからなる半導体基板であり、
ポンディングパッド６、入出力回路７、セル列８が第２
図に示めすようなレイアウトで設うけである。セル列８
は、ＮＡＮＤゲート、Ｎ。

Ｒゲート等の論理回路を構成するための複数の半導体素
子を備えた基本セル８Ａを列状に配列したものである。

基本セル８Ａは、第３図および第５図に示めすように、
半導体領域からなる抵抗素子９，１２．１３．１６、と
ｎｐｎ型バイポーラトランジスタ１０．１１．１４．１
５とを備えている。前記トランジスタは、それぞれの番
号に符号Ａを付した領域がコレクタ領域、符号Ｂを付し
た領域がエミッタ領域、符号Ｃを付した領域がベース領
域である。トランジスタ１１は２個のトランジスタから
なり、コレクタ領域１１Ａを２個一体に構成しである。

第３図の上部における基本セル８Ａは、前記抵抗素子９
．１２．１３．１６およびトランジスタ１０．１１．１
４．１５を第１層目の導電層１７によって接続して、第
４図に示めすようにＮＯＲ回路を構成している。抵抗素
子９，１２．１３゜１６およびトランジスタｉｏ、ｉｉ
、１４．１５と導電層１７との接続部分は、Ｘ印で示し
である。

入力端子は第３図に示した４電層１７Ａ、１７Ｂであり
、出力端子は導電層１７Ｃである。

第３図の中央部における基本セル８Ａは、顧客の要求す
る論理回路を構成するうえでは余分となったものである
。したがって１本来ならば使用されないままとなる。

この余分となった基本セル８Ａの半導体素子を積極的に
用いて平滑コンデンサを構成することに本発明の一つの
特徴がある。

前記平滑コンデンサは、例えばトランジスタ１１．１４
のベース領域ｉｉｃ、１４Ｃ、コレクタ領域１１Ａ、１
４Ａ、エミッタ領域１１Ｂ、１４Ｂのそれぞれを逆バイ
アスにしたときの接合容量を用いる。具体的には、埋め
込み層３４と半導体基板５との間の接合容量、エピタキ
シャル層３５とベースＩＩＧ、１４Ｇとの間の接合容量
、さらにエミッタＩＩＢ、１４ＢとベースＩＩＧ、１４
Ｃとの間の接合容量を用いる。

ベース領域ｉｉｃ、１４Ｇは、導電層１８によって接続
孔１９を通してＶｅｅ電位（例えば−３゜０　［Ｖ］　
）の導電層２２に電気的に接続する。コレクタ領域ＩＬ
Ａ、１４Ａおよびエミッタ領域ｌＩＢ、１４Ｂは、導電
層２０によって接続孔２１を通してＶｃｃ電位（例えば
０　［Ｖ］　）の導電層２３に電気的に接続する。前記
導電層２２．２３は第２層目の導電層である。

このように、チップ内に平滑コンデンサを構成できるの
で１回路を構成する半導体素子、特にトランジスタｉｏ
、１１．１４．１５の近傍に平滑コンデンサを設けるこ
とができる。よって、平滑コンデンサと半導体製・子と
の間の配線長が縮少され、配線抵抗が減少する。これら
のことから、導電層２２．２３等の電源配線に重畳する
ノイズを前記平滑コンデンサによって良好に吸収できる
。

したがって、半導体素子に不要に流入するノイズを低減
することができるので、ノイズによるトランジスタの誤
動作を防止することができる。

本実施例では抵抗素子９．１２．１３．１６およびトラ
ンジスタ１０．１５を平滑コンデンサの構成要素として
用いていない。しかし、前記と同様にそれら抵抗素子９
．１２．１３．１６およびトランジスタ１５．１０を電
気的に逆バイアスにすることによって、平滑コンデンサ
を構成することができる。

抵抗素子９．１２．１３．１６およびトランジスタ１０
．１５を平滑コンデンサの構成要素とすることによって
、平滑コンデンサの容量値を増大させることができる。

抵抗素子９．１２．１３．１６は、それがｎ型半導体領
域からなれば、Ｖｃｃ電位の導電層２３に接続し、ｐ型
半導体領域からなれば、Ｖｅｅ電位の導電層２２に接続
する。トランジスタｌ０５１５は、コレクタ領域１０Ａ
、１５Δおよびエミッタ領域１０Ｂ、１５Ｂを導電層２
３に接続し。

ベース頭１ｄｔｏｃ、ｔｓｃを導電層２２に接続する。

　第３図に示した導電Ｍ２４はＶｔｔ電位（例えば−２
，０［Ｖコ）、導電層２５はｖｂｂ電位（例えば−ｒ、
ｔ　［Ｖ］　）、導電Ｍ２６はＶｃｓ電位（例えば−１
，８［Ｖ］　）の信号線である。導電層２４．２５．２
６は第２層目の導電層である。

２７乃至３１は第３層目の導電層であり、導電層２７は
Ｖｃｃ電位、導電層２８はＶｔｔ電位、導電層２９はＶ
　ｅ　ｅ電位、導電層３０はｖｂｂ電位、導電層３１は
Ｖｃｓ電位をそれぞれ供給するための電源配線である。

なお、導電Ｍ２Ｂ、３０．３１はＶｃｃ電位を供給する
導電層２７およびＶｅｅ電位を供給する導電層２９と比
較して、流れる電流量が少ない。

これより、導電層２８．３０．３１はＩＣ動作に伴う電
位変動が小さいので、平滑コンデンサを接続していない
。

３２はフィールド絶縁膜であり、半導体基板５の上面に
設けられ、ｐ＋型チャネルストッパ領域３３と共に半導
体素子間を電気的に分離している。

第６図および第７図において、３６はフィールド絶縁膜
３２上に設けられた絶縁膜であり、主にエミッタ領域１
０Ｂ、ＩＩＢ、１４Ｂ、１５Ｂを形成する際の不純物導
入のためのマスクとして用いる。３７．３８はそれぞれ
層間絶縁膜である。

なお、第６図、第７図は、第３層目の導電層２７乃至３
１および保護膜を図示していない。

また、バイポーラトランジスタを用いたＩＣでは、通常
、導電層としてアルミニュウム層を用いる。アルミニュ
ウム層はシリコン中に拡散しやすく、エミッタ領域１０
Ｂ、ＩＩＢ、１４Ｂ、１５Ｂとベース領域１０Ｃ：、Ｉ
ＩＧ、１４Ｃ１１５Ｇとの接合を破壊する恐れがある。

これは、本実施例では設けていないが、エミッタ領域１
０Ｂ、ＩＩＢ、１４Ｂ、１５Ｂと、それに接続した導電
層１７．２０との間に、例えば多結晶シリコン層を介在
させることによって防止することができる。

マスクスライス方式のＩＣの製造方法には、顧客の要求
がある以前に予しめトランジスタのコレクタ領域１０Ａ
、ＩＩＡ、１４Ａ、１５Ａ、ベース領域１０Ｇ、ＩＩＣ
：、１４Ｇ、１５Ｇ、エミッタ領域１０Ｂ、ＩＩＢ、１
４Ｂ、１５Ｂを形成しておく方式と、予じめ形成するの
はコレクタ領域１０Ａ、１１Ａ、１４Ａ、１５Ａとベー
ス領域１０Ｃ１ＩＩＧ、１４０．１５Ｇのみとし、エミ
ッタ領域１０Ｂ、ＩＩＢ、１４Ｂ、１５Ｂは顧客の要求
があってから形成する方式とがある。後者の方式では論
理を構成しない基本セル８Ａ内にエミッタ領域１０Ｂ、
ＩＩＢ、１４Ｂ、１５Ｂが設けられることはない。した
がって、エミッタ領域１０Ｂ、ｌＩＢ、１４Ｂ、１５Ｂ
とベース領域ｌＯｃ、ｉｉｃ、１４Ｃ：、１５Ｇとの間
の接合容量を平滑コンデンサとして用いることができな
い。しかし、エミッタ領域１０Ｂ、ＩＩＢ、１４Ｂ、１
５Ｂとベース領域１０Ｃ，ＩＩＧ、１４ｃ、１５Ｇとの
接合容量は、ベース領域１０Ｃ，ＩＩＧ、１４Ｇ、１５
Ｃ，とコレクタ領域１０Ａ、１１Ａ。

Ｌ４Ａ、１５Ａとの接合容量およびコレクタ領域１０Ａ
、ＩＩＡ、１４Ａ、１５Ａあるいは埋め込みＭ３４と半
導体基板１との接合容量に比べて小さいので影響はない
。

以上の説明かられかるように１本実施例■によれば、マ
スタスライス方式のチップ内に未使用の半導体素子を用
いた平滑コンデンサを設けることにより、実装基板１上
に設けられる入き平滑コンデンサの面積を不要にするこ
とができる。したがって、平滑コンデンサを設けるため
に要する面積が低減されるので、実装基板ｌ上のＥＣ３
の実装密度を向上することができる。

［実施例■］ 実施例■は、第１図に示めした入出力回路７を構成する
ための基本セル（符号を付していない）の内、未使用の
基本セルを用いて平滑コンデンサを構成したものである
。

第８図乃至第１Ｉ図は、実施例■を説明するための図で
あり、第８図は、入出力回路７を構成するための基本セ
ル内に設けられた半導体素子のレイアウト図、第９図は
、前記基本セル内に構成した平滑コンデンサを説明する
ための平面図、第１Ｏ図は、第９図のＸ−Ｘ切断線にお
ける断面図、第１１図は、第９図のｘ　ｔ　−ｘ　ｒ切
断線における断面図である。

まず、第９図を用いて入出力回路を構成するための半導
体素子のレイアラ１−を説明する。

第９図において、Ｑ！、Ｑ２　、Ｑｓ　、Ｑ４はバイポ
ーラトランジスタであり、ｎ型コレクタ領域３９、ｐＭ
ベース領域４０．ｎ＋型エミッタ領域４１からなってい
る。コレクタ領ｖＡ３９の表面には、導電１４７との、
接続抵抗を低減するために。

ｎ＋型半導体領域３９Ａが設けである。コレクタ領域３
９．ベース領域４（）、エミッタ領域４１のそれぞれの
上面には、半導体基板５内に拡散しにくい金属１例えば
タングステン、あるいは多結晶シリコンからなる引出し
電極４２が設けである。

この引出し電極４２は、配線として用いるアルミニュウ
ムが半導体基板５内に拡散して９例えばエミッタ領域４
１とベース領域４０との電気的絶縁を破壊するのを防止
するために設けたものである。

Ｒ＋　、Ｒ２、Ｒ３はｐ型中４体領域からなる抵抗素子
であり、負荷抵抗として用いるものである。

抵抗素子Ｒ１、Ｒ２、Ｒ３はベース領域４０を形成する
工程と同一工程によって形成したものである。抵抗素子
Ｒ１、Ｒ２、Ｒ３の所定上面にも引出し電極４２が設け
である。

４３．４４．４５．４６はそれぞれ第２層目の導電層で
あり、導電層４３はＶｃｃ電位（例えば０　［Ｖ］　）
、導電層４４はＶｅｅ電位（例えば−３，０［Ｖ］）、
導電層４５はＶｃｓ電位（例えば−１，８［Ｖ］　）、
導電層４６はｖｂｂ電位（例えば−１，１［Ｖ］）を供
給するための電源配線である。

前記トランジスタＱ　１．Ｑ２　、Ｑ３　、Ｑ４および
抵抗素子Ｒ１、Ｒ２、Ｒ３によって入出力回路を構成す
るのであるが、具体的な回路例の説明は省略する。

次に、前記基本セル内に構成した平滑コンデンサの一例
を第９図乃至第１１図を用いて説明する。

なお、第９図は、第８図において半導体素子のレイアウ
トを既に説明しであるので、構成を見易くするために半
導体素子に符号を付していない。

マスクスライス方式のＩＣでは１人出回路７も子じめ各
セル内に半導体素子を形成しておき、顧客の要求があっ
た後に、配線工程によって回路を構成する。ところが、
顧客のどのような要求にも対応するために、セル数およ
び素子数は充分に設けである。したがって、基本セルの
内には半導体素子を備えてはいるが、未使用の基本セル
が存在する。この未使用の基本セルを用いて平滑コンデ
ンサを構成するのが、本実施例の特徴である。

第９図乃至第１１図において、４７は第１層目の電層で
あり、基本セル内の略全域に設けである。

隣接する基本セルも未使用であれば、導電層４７は第９
図と同様のパターンで２つの基本セルに連続して設ける
。

導電層４７はＰ型半導体領域、すなわちベース領域４０
および抵抗素子Ｒ１、Ｒ２、Ｒ３を逆バイアスにするた
めに、それらを導電層４４に接続するものである。導電
層４４と導電層４７との接続は、接続孔４８を通して行
なわれる。また、前記ベース領域４０および抵抗素子Ｒ
１、Ｒ２、Ｒ３と導電層４７との接続部は、Ｘ印で示し
てあり、符号は付していない。

ベース領域４０および抵抗素子Ｒ＋　、Ｒ２，Ｒ３を逆
バイアスにすることによって、エピタキシャルＨＩ３５
との間に接合容量を得ることができる。

また、第９図を見ると判るように、導電層４３がセル上
に占める比率が、他の導電層４４．４５゜４６より大き
い。このことから、絶８１！Ａ３７を誘電体として導１
１！層４３と導電層４７とでコンデンサを構成すること
ができる。

このように、第１ＩｒＪｇのＶ　ｅ　ｅ電位の導電層４
７を中央の電極とし、前記半導体領域および第２層目の
Ｖ　ｃ　ｃ電位の導電層４３とで並列コンデンサを構成
するのが、本実施例の最大の特徴である。

４９．５１．５３はそれぞれ第１層口の導′１！層であ
る。導電層４９は、トランジスタＱ＋のコレクタ領域３
９およびエミッタ領域４１を導電層４３Ａに接続し、導
電層５１は、１−ランジスタＱ３、Ｑ４のコレクタ領域
３９およびエミッタ９Ｊｆ域４１を導電ＦＩＪ４３Ｂに
接続し、導１！層５３は、Ｉ−ランジスタＱ２のコレク
タ領域３９およびエミッタ領域４１を導電層４３Ｂに接
続している。導電層４９は接続孔５０を通して導電ＷＩ
４３Ａに接続され、導電層５１は接続孔５２を通して導
電Ｍ４３Ｂに接続され、導電ｆｆ１５３は接続孔５４を
通して導電層４３Ｂに接続されている。

なお、導電層４９．５１．５３とコレクタ領域３９、エ
ミッタ領域４１とのそれぞれの接続部はＸ印で示めし、
符号は付していない。

前記コレクタ領域３９、エミッタ領域４１は。

それらを逆バイアスにすることによって、実施例Ｉと同
様に、刈Ｉめ込みＲ３４との開、あるいはベース領域４
０との間に平滑コンデンサを構成するものである。

以上説明したことかられかるように１本実施例Ｈによれ
ば、入出力回路を構成するセル内の使用半導体素子およ
び配線以外の未使用領域に、第１層目の導電層と第２層
目の導電層とで平滑コンデンサを構成することにより、
実装基板上に設けられるべき平滑コンデンサを不要にす
ることができる。したがって、実装基板上のＩＣの実装
密度を向上することができる。

未使用の半導体素子を用いて第１平滑コンデンサを構成
し、第１層目の導電層と第２層目の導電層とで第２平滑
コンデンサを構成して、それらを並列に接続したことに
より、平滑コンデンサの容量値を増加することができる
。

［効果］ 本願によって開示された新規な技術によれば、以下、の
効果を得ることができる。

（１）。チップ内の未使用の半導体素子を逆バイアスに
することによって、接合容景からなる平滑コンデンサを
構成したので、半導体素子、特にトランジスタの近傍に
平滑コンデンサを設けることができる。

（２）。入出力回路を構成するセル内の使用半導体素子
および配線以外の未使用領域に、第１層目の導電層と第
２層目の導電層とで平滑コンデンサを構成することによ
り、実装基板上に設けられるべき平滑コンデンサを不要
にすることができる。

（３）。前記（１）および（２）により、平滑コンデン
サと半導体素子との間の配線長を低減することができる
ので、それらの間の配線抵抗が減少し、平滑コンデンサ
によって良好にノイズを吸収することができる。

（４）、前記（３）により、ｔｔ電源配線重畳するノイ
ズを半導体素子の近傍において吸収することができるの
で、前記半導体素子に流入するノイズを低減することが
できる。

（５）。前記（４）により、ＩＣの信頼性を向上するこ
と力（できる。

イ （６）（−前記（１）および（２）により、実装基板上
に設けられるべき平滑コンデンサを不要にすることがで
きる。

（７）、前記（６）により、実装基板上のＩＣの実装密
度を向上することができる。

（８）、未使用の半導体素子を用いて第１平滑コンデン
サを構成し、第１層目の導電層と第２層目の導電層とで
第２平滑コンデンサを構成して、それらを並列に接続し
たことにより、平滑コンデンサの容量値を増加すること
ができる。

以上、本発明者によってなされた発明を実施例にもとず
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることは言うまでもない。

例えば１本発明は、バイポーラトランジスタを備えたＩ
Ｃばかりでなく、ＭＩＳＦＥＴを偉えたＩＣ１例えばゲ
ートアレイにも適用できる。ＭＩＳＦＥＴを構成するた
めの半導体領域がｎ型であれば、この半導体領域は半導
体基板よりも高電位の電源配線に接続し、ｐ型であれば
半導体基板と同電位、あるいは半導体基板よりも低電位
の電源配線に接続する。

【図面の簡単な説明】

第１図乃至第７図は１本発明の実施例■を説明するため
の図であり、 第１図は、複数のＩＣを実装基板に塔載して構成した電
子装置の斜視図。 第２図は、マスタースライス方式のチップの構成の概略
を示す平面図、 第３図は、第２図におけるセル列の要部の平面図。 第４図は、第３図における基本セルに構成された論理回
路の等価回路図、 第５図は、基本セルに設けられている半導体素子のレイ
アウト図、 第６図は、第３図のＶｌ−Ｖｌ切断線における断面図、 第７図は、第３図の■−■切断線における断面図である
６ 第８図乃至第１１図は、実施例■を説明するための図で
あり、 第８図は、入出力回路を構成するための基本セル内に設
けられた半導体素子のレイアウトｉ、第９図は、前記基
本セル内に構成した平滑コンデンサを説明するための平
面図、 第１０図は、第９図のＸ−Ｘ切断線における断面図、 第１１図は、第９図のｘｒ−ｘｔ切断線における断面図
である。 １・・・実装基板、２・・・電極、３・・・ＩＣ１４・
・・配線、５・・・半導体基板、６・・・ボンディング
パソト、７・・入出力回路、８．８Ａ・・・セル列、９
．１２．１３、ＩＧ、Ｒ＋　、Ｒ２、Ｒ３・・・負荷抵
抗、１７．１８゜２０．２２．２３．２４．２５．２６
．２７．２８．２９．３０．３１．４２．４３．４３Δ
、４３Ｂ、４４．４５．４Ｇ、４７．４９．５１．５３
・・・導電層、１９．２１．４Ｂ、５０．５４・・・接
続孔、３２・・・フィールド絶縁膜、３３・・・チャネ
ルストッパ領域、３４・・・埋め込み層、３５・・・エ
ピタキシャル層、３６．３７．３８・・絶縁膜。 第　　２　　図 第　　３　　図 第　　８　　図 第　　９　　図

Claims (1)

1. 【特許請求の範囲】 １、電源電圧安定用コンデンサを備えたマスタスライス
   型半導体装置であって、半導体装置内に設けた未使用の
   半導体素子または使用半導体素子および配線以外の領域
   を用いて、前記電源電圧安定用平滑コンデンサを構成し
   たことを特徴とする半導体装置。 ２、前記平滑コンデンサは、ＮＡＮＤゲート、ＮＯＲゲ
   ート等の論理回路を構成するための半導体素子を列方向
   に複数配置して構成したセル列内の未使用半導体素子に
   、逆バイアスになるように電源配線を接続して、半導体
   基板と半導体素子との間の接合容量によって構成された
   ことを特徴とする特許請求範囲第１項記載の半導体装置
   。 ３、前記半導体素子は、バイポーラトランジスタである
   ことを特徴とする特許請求の範囲第１項または第２項記
   載の半導体装置。 ４、前記平滑コンデンサは、半導体装置の周辺回路の内
   で使用されない入出力回路の半導体素子の間の未使用領
   域に、第１の電位に接続された第１の導電層と、該第１
   の導電層上に絶縁膜を介して設けられ、かつ第２の電位
   に接続された第２導電層とで構成したことを特徴とする
   特許請求の範囲第１項記載の半導体装置。 ５、前記第２導電層は、入出力回路上を延在する電源配
   線であることを特徴とする特許請求の範囲第４項記載の
   半導体装置。