JPH0456466B2 - - Google Patents
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- JPH0456466B2 JPH0456466B2 JP56169998A JP16999881A JPH0456466B2 JP H0456466 B2 JPH0456466 B2 JP H0456466B2 JP 56169998 A JP56169998 A JP 56169998A JP 16999881 A JP16999881 A JP 16999881A JP H0456466 B2 JPH0456466 B2 JP H0456466B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、Ｎチヤンネル型の絶縁ゲート電界効
果トランジスタと、Ｐチヤンネル型の絶縁ゲート
電界効果トランジスタとを含む相補型の半導体集
積回路装置（以下、CMOS又はCMIS型の半導体
集積回路装置と称する）に関する。
果トランジスタと、Ｐチヤンネル型の絶縁ゲート
電界効果トランジスタとを含む相補型の半導体集
積回路装置（以下、CMOS又はCMIS型の半導体
集積回路装置と称する）に関する。
Ｐチヤンネルの絶縁ゲート型電界効果トランジ
スタ（以下、MISFETと称する）と、Ｎチヤン
ネルのMISFETとから成るCMOS構造の半導体
集積回路装置は、特性的に消費電力が低く、か
つ、バイポーラ型の論理回路、例えば、TTL
（Transistor Transistor Logic）論理回路を駆
動し得る出力レベルを有するため、バイポーラ型
の論理回路と両立性を有する。また、この半導体
集積回路装置は、構造的に、比較的に、レイアウ
ト設計が容易にされる点から、大規模集積回路装
置（以下、単にLSIと称する）、又は、超LSI
（VLSI）に適している。
スタ（以下、MISFETと称する）と、Ｎチヤン
ネルのMISFETとから成るCMOS構造の半導体
集積回路装置は、特性的に消費電力が低く、か
つ、バイポーラ型の論理回路、例えば、TTL
（Transistor Transistor Logic）論理回路を駆
動し得る出力レベルを有するため、バイポーラ型
の論理回路と両立性を有する。また、この半導体
集積回路装置は、構造的に、比較的に、レイアウ
ト設計が容易にされる点から、大規模集積回路装
置（以下、単にLSIと称する）、又は、超LSI
（VLSI）に適している。
この種の半導体集積回路装置は、一般に、論理
回路の出力側において、バイポーラ型回路などの
外部回路に対して、容量性の負荷などに対して大
きな駆動能力を与えるために、出力側のインタフ
エース回路部を構成するCMOS構造の対
MISFETのチヤンネル幅、チヤンネル長などの
幾何学的構造を、内部論理回路部を構成する
CMOS構造のMISFETに比べ大きくしている。
回路の出力側において、バイポーラ型回路などの
外部回路に対して、容量性の負荷などに対して大
きな駆動能力を与えるために、出力側のインタフ
エース回路部を構成するCMOS構造の対
MISFETのチヤンネル幅、チヤンネル長などの
幾何学的構造を、内部論理回路部を構成する
CMOS構造のMISFETに比べ大きくしている。
しかしながら、本発明者等の検討結果に従え
ば、幾何学的構造が大きいインタフエース回路部
のCMOS構造は、内部論理回路部の幾何学的構
造が小さいCMOS構造に比較して、インタフエ
ース回路の出力信号端子、すなわち、半導体集積
回路装置の出力信号端子から入力される雑音信号
によつて、寄生PNPNサイリスタ構造によるラ
ツチアツプ現象が生じ易いという事実が判明し
た。このラツチアツプ現象に起因して、論理回路
に誤動作を与え、又は、ラツチアツプ現象に基づ
く大電流によつて、回路素子の破壊を招くという
問題点のあることを発見した。
ば、幾何学的構造が大きいインタフエース回路部
のCMOS構造は、内部論理回路部の幾何学的構
造が小さいCMOS構造に比較して、インタフエ
ース回路の出力信号端子、すなわち、半導体集積
回路装置の出力信号端子から入力される雑音信号
によつて、寄生PNPNサイリスタ構造によるラ
ツチアツプ現象が生じ易いという事実が判明し
た。このラツチアツプ現象に起因して、論理回路
に誤動作を与え、又は、ラツチアツプ現象に基づ
く大電流によつて、回路素子の破壊を招くという
問題点のあることを発見した。
すなわち、出力インタフエース回路のCMOS
構造は、一般に、Ｎ型シリコン基板の一主面側に
Ｐ型ウエルを形成し、このＰ型ウエル内にＮチヤ
ネルMISFET（Metal Insulator Semiconductor
Field Effect Transistor）のN+型ソース及びド
レイン領域を設け、他方Ｎ型シリコン基板にはＰ
チヤネルMISFETのP+型ソース及びドレイン領
域を設け、両MISFETの各ゲートには内部回路
の出力を共通に与え、各ドレイン領域からは
CMOSの出力を取出して出力端子に導びいてい
る。従つて、ＰチヤネルMISFETのP+型能動領
域と、Ｎ型基板と、ＮチヤネルMISFETが形成
されるＰ型ウエルとの間にはPNP寄生バイポー
ラトランジスタ構造が、一方、Ｎチヤネル
MISFETのN+型能動領域と、Ｐ型ウエルと、Ｎ
型基板との間にはNPN寄生バイポーラトランジ
スタ構造が形成されて、これらの両寄生トランジ
スタによつてPNPN寄生サイリスタ構造が形成
される。従つて、CMOSの出力側端子（半導体
集積回路装置の出力端子）から何らかの異常電圧
が加わつた際、これを電気的トリガとして上記寄
生サイリスタが導通することによつて電源を横切
るシヨート回路が形成されて、大電流が連続的に
流れることになる。こうしたラツチアツプ現象に
よる電流が過大に流れると、CMOS自体が熱的
に破壊されてしまうという好しからぬ事態を招く
ことになる。
構造は、一般に、Ｎ型シリコン基板の一主面側に
Ｐ型ウエルを形成し、このＰ型ウエル内にＮチヤ
ネルMISFET（Metal Insulator Semiconductor
Field Effect Transistor）のN+型ソース及びド
レイン領域を設け、他方Ｎ型シリコン基板にはＰ
チヤネルMISFETのP+型ソース及びドレイン領
域を設け、両MISFETの各ゲートには内部回路
の出力を共通に与え、各ドレイン領域からは
CMOSの出力を取出して出力端子に導びいてい
る。従つて、ＰチヤネルMISFETのP+型能動領
域と、Ｎ型基板と、ＮチヤネルMISFETが形成
されるＰ型ウエルとの間にはPNP寄生バイポー
ラトランジスタ構造が、一方、Ｎチヤネル
MISFETのN+型能動領域と、Ｐ型ウエルと、Ｎ
型基板との間にはNPN寄生バイポーラトランジ
スタ構造が形成されて、これらの両寄生トランジ
スタによつてPNPN寄生サイリスタ構造が形成
される。従つて、CMOSの出力側端子（半導体
集積回路装置の出力端子）から何らかの異常電圧
が加わつた際、これを電気的トリガとして上記寄
生サイリスタが導通することによつて電源を横切
るシヨート回路が形成されて、大電流が連続的に
流れることになる。こうしたラツチアツプ現象に
よる電流が過大に流れると、CMOS自体が熱的
に破壊されてしまうという好しからぬ事態を招く
ことになる。
本発明者の検討によれば、このラツチアツプ現
象が、特に、インタフエース回路の出力回路にお
いて生じ易い理由は、出力インタフエース回路の
素子サイズは、TTL等の外部回路を駆動できる
ように大きなものとしてゲインを高くしているた
め、サイリスタ構造を形成する寄生PNPトラン
ジスタおよびNPNトランジスタの両者の等価電
流増幅率（hFE）が大きくなるためと考えられる。
このラツチアツプ現象を防ぐために、例えば上記
の両MISFETを距離的に離して配置し、PNP寄
生トランジスタの電流増幅率hFEを小さくするこ
とが考えられる。しかしながら、微細加工技術の
進歩によるLSIの集積度の向上に伴なつて、内部
回路として集積される論理ゲート数を増やすと、
これに応じて出力回路の数も増える必要があるか
ら、インタフエース回路のCMOSを構成する両
MISFETを離して配置すること自体がレイアウ
ト上から困難であり、かつ出力インタフエース回
路の占有面積を大きくせしめる点で不利である。
象が、特に、インタフエース回路の出力回路にお
いて生じ易い理由は、出力インタフエース回路の
素子サイズは、TTL等の外部回路を駆動できる
ように大きなものとしてゲインを高くしているた
め、サイリスタ構造を形成する寄生PNPトラン
ジスタおよびNPNトランジスタの両者の等価電
流増幅率（hFE）が大きくなるためと考えられる。
このラツチアツプ現象を防ぐために、例えば上記
の両MISFETを距離的に離して配置し、PNP寄
生トランジスタの電流増幅率hFEを小さくするこ
とが考えられる。しかしながら、微細加工技術の
進歩によるLSIの集積度の向上に伴なつて、内部
回路として集積される論理ゲート数を増やすと、
これに応じて出力回路の数も増える必要があるか
ら、インタフエース回路のCMOSを構成する両
MISFETを離して配置すること自体がレイアウ
ト上から困難であり、かつ出力インタフエース回
路の占有面積を大きくせしめる点で不利である。
従つて、本発明の主目的は、CMOS型の半導
体集積回路装置におけるラツチアツプ現象を防止
し、その正常な駆動機能を保持することにある。
体集積回路装置におけるラツチアツプ現象を防止
し、その正常な駆動機能を保持することにある。
本発明の他の目的は、レイアウトが容易で高集
積化を実現できるCMOS型の半導体集積回路装
置の出力回路の構造を提供することにある。
積化を実現できるCMOS型の半導体集積回路装
置の出力回路の構造を提供することにある。
これらの目的を達成するための本発明の要旨
は、Ｐ型チヤネルの絶縁ゲート型電界効果トラン
ジスタとＮ型チヤネルの絶縁ゲート型電界効果ト
ランジスタとからなる相補型論理ゲート回路と、
この論理ゲート回路に接続される外部回路駆動用
のインタフエース回路とを共通の半導体基体に形
成し、前記インタフエース回路を、複数のＮ型チ
ヤネルの絶縁ゲート型電界効果トランジスタのう
ちの一方のＮ型チヤネルの絶縁ゲート型電界効果
トランジスタのドレインが電源電圧に接続され、
そのソースが他方のＮ型チヤネルの絶縁ゲート型
電界効果トランジスタのドレインと結合され、そ
の結合端子が出力端子となり、前記他方のＮ型チ
ヤネルの絶縁ゲート型電界効果トランジスタのソ
ースが接地電位に接続されるプツシユプルバツフ
アの出力回路で構成し、前記出力回路の出力高レ
ベル電圧が電源電圧より低くかつTTL出力レベ
ルを充分に満たすことを特徴とする半導体集積回
路装置にある。
は、Ｐ型チヤネルの絶縁ゲート型電界効果トラン
ジスタとＮ型チヤネルの絶縁ゲート型電界効果ト
ランジスタとからなる相補型論理ゲート回路と、
この論理ゲート回路に接続される外部回路駆動用
のインタフエース回路とを共通の半導体基体に形
成し、前記インタフエース回路を、複数のＮ型チ
ヤネルの絶縁ゲート型電界効果トランジスタのう
ちの一方のＮ型チヤネルの絶縁ゲート型電界効果
トランジスタのドレインが電源電圧に接続され、
そのソースが他方のＮ型チヤネルの絶縁ゲート型
電界効果トランジスタのドレインと結合され、そ
の結合端子が出力端子となり、前記他方のＮ型チ
ヤネルの絶縁ゲート型電界効果トランジスタのソ
ースが接地電位に接続されるプツシユプルバツフ
アの出力回路で構成し、前記出力回路の出力高レ
ベル電圧が電源電圧より低くかつTTL出力レベ
ルを充分に満たすことを特徴とする半導体集積回
路装置にある。
以下、本発明をCMOS型論理LSIに適用した実
施例について、図面を参照しながら詳細に説明す
る。
施例について、図面を参照しながら詳細に説明す
る。
第１図および第２図は、本発明の実施例に従う
CMOS構造のLSIにおけるレイアウトの略式図を
示す。このLSIは、ある論理機能を与えるために
形成されたものである。
CMOS構造のLSIにおけるレイアウトの略式図を
示す。このLSIは、ある論理機能を与えるために
形成されたものである。
約12mm角のシリコン半導体基板からなるICチ
ツプ１は、中央部を占める約10mm角の領域に形成
された論理回路部２と、この論理回路部（内部回
路部）から約120μｍの間隔３を置いた状態で内
部回路部２を四方から取囲む約300μｍ幅の領域
に形成された、論理回路部２の入出力端子と外部
回路とを結合するための周辺回路部４と、約
580μｍ幅の周縁部に設けられた、周辺回路部に
電気的接続されるボンデイングパツド列５とから
なつている。論理回路部２はチツプ全体の70％程
度を占めていて、後で詳細に述べるようにＮチヤ
ネルMISFET列６とＰチヤネルMISFET列７と
が交互に配列せしめられたものからなり、その論
理ゲート数は数万ゲートにも及ぶ大規模ロジツク
を構成している。この論理回路部２は、NAND、
排他的OR等の単位回路の集合体によつてCMOS
で構成されている。周辺回路部４は、論理回路部
２の入力側に結合されて外部回路の入力信号を論
理回路部２へ伝達させるための入力インタフエー
ス回路部と、論理回路部２の出力側に結合され
て、その出力信号を、他の外部回路へ送信するた
めの出力インタフエース回路部とを含んでいる。
入力インタフエース回路部は、LSIの外部からの
信号を受信するものであることから、その回路の
CMOSインバータ回路を形成するMISFETは、
内部論理回路部２を構成するMISFETとほぼ同
一の幾何学的寸法を以つて形成することができ
る。一方、出力インタフエース回路部は、LSIの
他の外部回路を駆動する必要のあることから、そ
れを構成するMISFETの寸法を大きくする必要
がある。本発明に従えば、この出力インタフエー
ス回路部は、同一導電チヤンネル、すなわち、Ｎ
チヤンネルのMISFETによつて出力インバータ
回路（バツフア回路）が構成される。この周辺回
路部は、例えば、ボンデイングパツド５の領域を
含めて、チツプ全体の20〜30％を占有し、入力イ
ンタフエース回路と、出力インタフエース回路と
が交互に配列された形をとることができる。
ツプ１は、中央部を占める約10mm角の領域に形成
された論理回路部２と、この論理回路部（内部回
路部）から約120μｍの間隔３を置いた状態で内
部回路部２を四方から取囲む約300μｍ幅の領域
に形成された、論理回路部２の入出力端子と外部
回路とを結合するための周辺回路部４と、約
580μｍ幅の周縁部に設けられた、周辺回路部に
電気的接続されるボンデイングパツド列５とから
なつている。論理回路部２はチツプ全体の70％程
度を占めていて、後で詳細に述べるようにＮチヤ
ネルMISFET列６とＰチヤネルMISFET列７と
が交互に配列せしめられたものからなり、その論
理ゲート数は数万ゲートにも及ぶ大規模ロジツク
を構成している。この論理回路部２は、NAND、
排他的OR等の単位回路の集合体によつてCMOS
で構成されている。周辺回路部４は、論理回路部
２の入力側に結合されて外部回路の入力信号を論
理回路部２へ伝達させるための入力インタフエー
ス回路部と、論理回路部２の出力側に結合され
て、その出力信号を、他の外部回路へ送信するた
めの出力インタフエース回路部とを含んでいる。
入力インタフエース回路部は、LSIの外部からの
信号を受信するものであることから、その回路の
CMOSインバータ回路を形成するMISFETは、
内部論理回路部２を構成するMISFETとほぼ同
一の幾何学的寸法を以つて形成することができ
る。一方、出力インタフエース回路部は、LSIの
他の外部回路を駆動する必要のあることから、そ
れを構成するMISFETの寸法を大きくする必要
がある。本発明に従えば、この出力インタフエー
ス回路部は、同一導電チヤンネル、すなわち、Ｎ
チヤンネルのMISFETによつて出力インバータ
回路（バツフア回路）が構成される。この周辺回
路部は、例えば、ボンデイングパツド５の領域を
含めて、チツプ全体の20〜30％を占有し、入力イ
ンタフエース回路と、出力インタフエース回路と
が交互に配列された形をとることができる。
内部回路部２と周辺回路部４との領域３は配線
チヤネルとして多数のアルミニウム配線が施され
ている。ボンデイングパツド５は、実際には入力
インタフエース回路部（周辺回路部）の各入出力
端子に電気的に接続され、それに対応するピン数
は例えば200ピンとなる。
チヤネルとして多数のアルミニウム配線が施され
ている。ボンデイングパツド５は、実際には入力
インタフエース回路部（周辺回路部）の各入出力
端子に電気的に接続され、それに対応するピン数
は例えば200ピンとなる。
かかる実施例では、上述したラツチアツプが問
題となる出力用のボンデイングパツドについて以
下に詳述する。
題となる出力用のボンデイングパツドについて以
下に詳述する。
内部回路部２は具体的には第３図に示す如き
CMOS構造になつている。即ち、Ｎ型シリコン
基板の一主面に、内部回路部の左側から右端にか
けて連続して細長く伸びるＰ型ウエル８がＮチヤ
ネルMISFET群６の各行毎に形成され、そのウ
エル８内にFET群６のソース又はドレイン領域
としてのN+型拡散領域９が形成され、各拡散領
域間にはシリコン基板上のゲート絶縁膜を介して
ポリシリコンゲート電極１０がＰチヤネル
MISFET群７と共通に設けられている。この実
施例では、MISFET群６の各行において例えば
３本のゲート電極１０毎に拡散領域９が分離さ
れ、従つて４つの拡散領域９と３つのゲート電極
１０を単位構成とするＮチヤネルMISFET群６
が多数個ウエル９の長さ方向に沿つて互いに分離
して配置されている。一方、Ｐチヤネル
MISFET群７も同様に配列され、その各行にお
いて上記ＮチヤネルMISFET群６の単位に対応
して、ソース又はドレイン領域としての４つの
P+型拡散領域１１と３本のポリシリコンゲート
電極１０とで１つの単位を形成している。なお、
これらのFET群６，７においてNANDゲート等
を構成するためのアルミニウム配線は図示省略し
ている。例えば、第３図に形成されたＰチヤンネ
ルMISFETT1−T2およびそれらと対をなすＮチ
ヤンネルMISFETT4−T5は、ポリシリコンゲー
ト電極およびそれらの拡散領域の上に形成される
絶縁膜（図示されていない）上を延在するアルミ
ニウム配線（図示されていない）によつて、第８
図に示すような、NANDゲート回路を形成する
ことができる。
CMOS構造になつている。即ち、Ｎ型シリコン
基板の一主面に、内部回路部の左側から右端にか
けて連続して細長く伸びるＰ型ウエル８がＮチヤ
ネルMISFET群６の各行毎に形成され、そのウ
エル８内にFET群６のソース又はドレイン領域
としてのN+型拡散領域９が形成され、各拡散領
域間にはシリコン基板上のゲート絶縁膜を介して
ポリシリコンゲート電極１０がＰチヤネル
MISFET群７と共通に設けられている。この実
施例では、MISFET群６の各行において例えば
３本のゲート電極１０毎に拡散領域９が分離さ
れ、従つて４つの拡散領域９と３つのゲート電極
１０を単位構成とするＮチヤネルMISFET群６
が多数個ウエル９の長さ方向に沿つて互いに分離
して配置されている。一方、Ｐチヤネル
MISFET群７も同様に配列され、その各行にお
いて上記ＮチヤネルMISFET群６の単位に対応
して、ソース又はドレイン領域としての４つの
P+型拡散領域１１と３本のポリシリコンゲート
電極１０とで１つの単位を形成している。なお、
これらのFET群６，７においてNANDゲート等
を構成するためのアルミニウム配線は図示省略し
ている。例えば、第３図に形成されたＰチヤンネ
ルMISFETT1−T2およびそれらと対をなすＮチ
ヤンネルMISFETT4−T5は、ポリシリコンゲー
ト電極およびそれらの拡散領域の上に形成される
絶縁膜（図示されていない）上を延在するアルミ
ニウム配線（図示されていない）によつて、第８
図に示すような、NANDゲート回路を形成する
ことができる。
本発明に従う周辺回路部４は、第４図および第
５図に示した一対のＮチヤンネルMISFET１２
および１３を単位構成として形成される。これら
一対のMISFETは上述した出力インタフエース
回路を形成するものであつて、LSIの内部回路２
のCMOSと、LSIの外部に接続されるTTL等の
外部回路との間に配され、これらのレベル変換を
行なうためのものである。各MISFET１２およ
び１３はＮ型シリコン基板１４の一主面に形成し
たＰ型ウエル１５に設けられ、すべて同一導電型
のN+型ソース領域１６及びドレイン領域１７、
ソース領域１８及びドレイン領域１９を夫々有し
ている。そして、上記した内部回路からの各入力
INA、INBは夫々、アルミニウム配線２０，２１
を介して各拡散領域１６及び１７間、１８及び１
９間に伸びるポリシリコンゲート電極２２，２３
に与えられる。また一方のFET群１２の各ドレ
イン領域１７にはアルミニウム配線２４によつて
電源電圧VDDが与おられ、他方のFET１３の各ソ
ース領域１８にはアルミニウム配線２５によつて
接地電位が与えられる。これによつて、一対の
FET１２および１３はプシユプルインバータ回
路を形成する。このインバータ回路の出力は、一
対のFET１２および１３の各ソース領域１６お
よびドレイン領域１９からアルミニウム配線２６
によつて取出される。なお、このインタフエース
回路の単位当りのサイズは例えば300μｍ×100μ
ｍであり、この単位が第２図に示したように内部
回路の周辺に多数配置されている。なお、第４図
においては各アルミニウム配線２４〜２６と各拡
散領域とのコンタクト領域、及び各アルミニウム
配線２０及び２１とゲート電極２２及び２３との
コンタクト領域は夫々×印で示されている。ま
た、第５図において、２７は素子分離用のフイー
ルドSiO2膜、２８はゲート酸化膜、２９はポリ
シリコンゲート電極表面のSiO2膜、３０はリン
シリケートガラス膜である。
５図に示した一対のＮチヤンネルMISFET１２
および１３を単位構成として形成される。これら
一対のMISFETは上述した出力インタフエース
回路を形成するものであつて、LSIの内部回路２
のCMOSと、LSIの外部に接続されるTTL等の
外部回路との間に配され、これらのレベル変換を
行なうためのものである。各MISFET１２およ
び１３はＮ型シリコン基板１４の一主面に形成し
たＰ型ウエル１５に設けられ、すべて同一導電型
のN+型ソース領域１６及びドレイン領域１７、
ソース領域１８及びドレイン領域１９を夫々有し
ている。そして、上記した内部回路からの各入力
INA、INBは夫々、アルミニウム配線２０，２１
を介して各拡散領域１６及び１７間、１８及び１
９間に伸びるポリシリコンゲート電極２２，２３
に与えられる。また一方のFET群１２の各ドレ
イン領域１７にはアルミニウム配線２４によつて
電源電圧VDDが与おられ、他方のFET１３の各ソ
ース領域１８にはアルミニウム配線２５によつて
接地電位が与えられる。これによつて、一対の
FET１２および１３はプシユプルインバータ回
路を形成する。このインバータ回路の出力は、一
対のFET１２および１３の各ソース領域１６お
よびドレイン領域１９からアルミニウム配線２６
によつて取出される。なお、このインタフエース
回路の単位当りのサイズは例えば300μｍ×100μ
ｍであり、この単位が第２図に示したように内部
回路の周辺に多数配置されている。なお、第４図
においては各アルミニウム配線２４〜２６と各拡
散領域とのコンタクト領域、及び各アルミニウム
配線２０及び２１とゲート電極２２及び２３との
コンタクト領域は夫々×印で示されている。ま
た、第５図において、２７は素子分離用のフイー
ルドSiO2膜、２８はゲート酸化膜、２９はポリ
シリコンゲート電極表面のSiO2膜、３０はリン
シリケートガラス膜である。
次に、上記の如くに構成された内部回路−イン
タフエース回路間の電気的な接続関係、及び外部
のTTL回路との電気的な接続関係を第６図で説
明する。
タフエース回路間の電気的な接続関係、及び外部
のTTL回路との電気的な接続関係を第６図で説
明する。
第６図に示すように、内部回路は実際には
CMOSインバータ構造を有するMIS型論理ゲー
トからなつており、その出力段のインバータの出
力がインタフエース回路のMISFET１２のゲー
トに印加され、またそのインバータへの入力がイ
ンタフエース回路のMISFET１３のゲートにも
印加される。内部回路のMISFET３１，３２及
び３３はＰチヤンネルエンハンスメントタイプ
で、MISFET３４，３５及び３６はＮチヤネル
エンハンスメントタイプである。また、
MISFET１２及び１３で構成されるインタフエ
ース回路は外部のTTL駆動能力を有するプツシ
ユプルバツフアとして機能し、このためにその出
力が上述したパツド５からなる出力端子に結合さ
れたボンデイング用ワイヤを介してTTL回路に
入力される。このインタフエース回路では、出力
の高レベルが電源電圧VDDよりMISFETのしきい
値電圧分だけ低下するが、TTLレベルとしては
充分なものであり、インタフエースの条件は充分
に満足したものとなる。
CMOSインバータ構造を有するMIS型論理ゲー
トからなつており、その出力段のインバータの出
力がインタフエース回路のMISFET１２のゲー
トに印加され、またそのインバータへの入力がイ
ンタフエース回路のMISFET１３のゲートにも
印加される。内部回路のMISFET３１，３２及
び３３はＰチヤンネルエンハンスメントタイプ
で、MISFET３４，３５及び３６はＮチヤネル
エンハンスメントタイプである。また、
MISFET１２及び１３で構成されるインタフエ
ース回路は外部のTTL駆動能力を有するプツシ
ユプルバツフアとして機能し、このためにその出
力が上述したパツド５からなる出力端子に結合さ
れたボンデイング用ワイヤを介してTTL回路に
入力される。このインタフエース回路では、出力
の高レベルが電源電圧VDDよりMISFETのしきい
値電圧分だけ低下するが、TTLレベルとしては
充分なものであり、インタフエースの条件は充分
に満足したものとなる。
ここで注目すべきことは、インタフエース回路
がすべてＮチヤネルのMISFET１２，１３で構
成されていることである。従つて、第５図に構造
的に明示したように、既述したCMOS構造とは
根本的に異なつて、ラツチアツプを生ぜしめる
PNPNサイリスタ構造は何ら存在しないことに
なる。このため、たとえ何らかの電気的トリガが
ボンデイングパツド５を介してインタフエース回
路に印加されても、ラツチアツプによる素子の破
壊現象を効果的に防止することが可能となる。こ
のことは、特に、外部からの雑音を拾い易いイン
タフエース回路を正常に動作させる上で極めて有
意義である。しかも、既述したCMOS構造のよ
うにラツチアツプ防止のために素子間を離す必要
がなくなるから、インタフエース回路自体の微細
パターン化が可能となり、これに伴なつて内部の
論理ゲート数に充分に対応できる高集積度の出力
回路を形成することができる。
がすべてＮチヤネルのMISFET１２，１３で構
成されていることである。従つて、第５図に構造
的に明示したように、既述したCMOS構造とは
根本的に異なつて、ラツチアツプを生ぜしめる
PNPNサイリスタ構造は何ら存在しないことに
なる。このため、たとえ何らかの電気的トリガが
ボンデイングパツド５を介してインタフエース回
路に印加されても、ラツチアツプによる素子の破
壊現象を効果的に防止することが可能となる。こ
のことは、特に、外部からの雑音を拾い易いイン
タフエース回路を正常に動作させる上で極めて有
意義である。しかも、既述したCMOS構造のよ
うにラツチアツプ防止のために素子間を離す必要
がなくなるから、インタフエース回路自体の微細
パターン化が可能となり、これに伴なつて内部の
論理ゲート数に充分に対応できる高集積度の出力
回路を形成することができる。
なお、上記の内部回路はCMOSで構成されて
いるが、そこではラツチアツプ現象は生じにく
い。即ち、内部回路のCMOSは素子サイズ自体
が出力回路の素子に比べて極めて小さいため、寄
生NPNおよびPNPバイパーラトランジスタの電
流増幅率hFEが等価的に小さくなるからである。
例えば、内部回路の１素子当りの占有面積は、周
辺回路の１素子当りの面積に対して1/100以下と
なり、等価的なhFEは、極めて小さくなる。
いるが、そこではラツチアツプ現象は生じにく
い。即ち、内部回路のCMOSは素子サイズ自体
が出力回路の素子に比べて極めて小さいため、寄
生NPNおよびPNPバイパーラトランジスタの電
流増幅率hFEが等価的に小さくなるからである。
例えば、内部回路の１素子当りの占有面積は、周
辺回路の１素子当りの面積に対して1/100以下と
なり、等価的なhFEは、極めて小さくなる。
また、本実施例では出力回路部のインタフエー
ス回路のラツチアツプ防止について述べたが、そ
のようなラツチアツプ現象は入力インタフエース
回路では問題とならないことを付言しておく。即
ち、入力インタフエース回路では、第８図の等価
回路に示すように、CMOSインバータの共通ゲ
ートと入力端子(5)との間に、半導体基板上に形成
されたポリシリコン膜による入力保護抵抗（RP）
と、半導体基板中に形成された保護ダイオード
（ZP）とが接続されるが、入力端子からパルス状
のノイズが入つてもこれは保護抵抗の抵抗RPと
保護ダイオードZPの容量Ｃとで決まるRC定数に
よつて低減せしめられ、又は保護ダイオードZPに
よつてクランプされるので、サイリスタ構造のト
リガ信号として充分な信号が入力されない。また
仮にノイズが分に減衰されないままゲートを介し
て入つても、入力インタフエース回路の
CMOSMISFET T7およびT8のサイズが小さい
ので、寄生PNP又はNPNトランジスタのhFEは小
さくなるので、既述の如きラツチアツプは生じ得
ないことになる。
ス回路のラツチアツプ防止について述べたが、そ
のようなラツチアツプ現象は入力インタフエース
回路では問題とならないことを付言しておく。即
ち、入力インタフエース回路では、第８図の等価
回路に示すように、CMOSインバータの共通ゲ
ートと入力端子(5)との間に、半導体基板上に形成
されたポリシリコン膜による入力保護抵抗（RP）
と、半導体基板中に形成された保護ダイオード
（ZP）とが接続されるが、入力端子からパルス状
のノイズが入つてもこれは保護抵抗の抵抗RPと
保護ダイオードZPの容量Ｃとで決まるRC定数に
よつて低減せしめられ、又は保護ダイオードZPに
よつてクランプされるので、サイリスタ構造のト
リガ信号として充分な信号が入力されない。また
仮にノイズが分に減衰されないままゲートを介し
て入つても、入力インタフエース回路の
CMOSMISFET T7およびT8のサイズが小さい
ので、寄生PNP又はNPNトランジスタのhFEは小
さくなるので、既述の如きラツチアツプは生じ得
ないことになる。
上述の実施例の説明から明らかにされるよう
に、本発明は、幾何学的寸法の大きい従来の
CMOS構造の出力バツフア（出力インタフエー
ス回路）において、特に、サイリスタ構造による
ラツチアツプ現象が生じ易いという事実に着目し
てなされたもので、出力バツフア回路を単一チヤ
ンネルの複数のMISFETによつて形成すること
を特徴としている。本発明によれば、出力バツフ
ア回路を構成する同一導電チヤンネルの一対の
MISFETを大きな幾何学的寸法に形成しても、
サイリスタの発生を招くことはない。例えば、内
部論理回路の一対のCMOS構造のMISFETの占
有面積に対し、50倍以上の占有面積の一対の同一
導電型チヤンネルのMISFETを形成し、これに
よつて、外部回路に対する駆動態力を向上させる
ことができる。
に、本発明は、幾何学的寸法の大きい従来の
CMOS構造の出力バツフア（出力インタフエー
ス回路）において、特に、サイリスタ構造による
ラツチアツプ現象が生じ易いという事実に着目し
てなされたもので、出力バツフア回路を単一チヤ
ンネルの複数のMISFETによつて形成すること
を特徴としている。本発明によれば、出力バツフ
ア回路を構成する同一導電チヤンネルの一対の
MISFETを大きな幾何学的寸法に形成しても、
サイリスタの発生を招くことはない。例えば、内
部論理回路の一対のCMOS構造のMISFETの占
有面積に対し、50倍以上の占有面積の一対の同一
導電型チヤンネルのMISFETを形成し、これに
よつて、外部回路に対する駆動態力を向上させる
ことができる。
以上、本発明を例示したが、上述した例は本発
明の技術的思想に基いて更に変形が可能である。
例えば、上述のインタフエース回路をＰチヤネル
MISFETのみで構成することができる。この場
合、電源の極性を変換し、かつ内部回路の
CMOSインバータにおいてＮチヤネルMISFET
を電源側に、ＰチヤネルMISFETを接地側に接
続する必要がある。仮に、第６図の接続関係のま
まインタフエース回路を単にＰチヤネル
MISFETで構成した場合、ソースフオロワとな
るために特にFET導通時にその出力電圧として
しきい値電圧分が得られるが、この出力電圧はア
ースレベル（“０”）とはならず次段のTTLの駆
動レベル以上となるから、レベル変換が不可能と
なる。この意味で、第６図のように接続する場合
には、インタフエース回路のFETはＮチヤネル
のタイプにしてはじめて、TTLとのレベル変換
が可能となる。また、第３図の構造ではCMOS
用としてＰ型ウエルを形成したが、これに代えて
Ｎ画ウエルを形成してＰチヤネルMISFETを設
け、Ｐ型基板にはＮチヤネルMISFETを設ける
こともできる。この場合は、基板がＰ型であるか
ら、上述のインタフエース回路のＮチヤネル
MISFETは第５図のようにＰ型ウエルに設ける
ことを要せず、基板自体にN+型拡散領域を直接
形成することができ、ウエルの如き分離手段は不
要となる。なお、本発明は、上述した回路構成に
限定されるものではなく、種々の論理回路に勿論
適用可能であり、また外部回路も上述の例では例
示したにすぎない。
明の技術的思想に基いて更に変形が可能である。
例えば、上述のインタフエース回路をＰチヤネル
MISFETのみで構成することができる。この場
合、電源の極性を変換し、かつ内部回路の
CMOSインバータにおいてＮチヤネルMISFET
を電源側に、ＰチヤネルMISFETを接地側に接
続する必要がある。仮に、第６図の接続関係のま
まインタフエース回路を単にＰチヤネル
MISFETで構成した場合、ソースフオロワとな
るために特にFET導通時にその出力電圧として
しきい値電圧分が得られるが、この出力電圧はア
ースレベル（“０”）とはならず次段のTTLの駆
動レベル以上となるから、レベル変換が不可能と
なる。この意味で、第６図のように接続する場合
には、インタフエース回路のFETはＮチヤネル
のタイプにしてはじめて、TTLとのレベル変換
が可能となる。また、第３図の構造ではCMOS
用としてＰ型ウエルを形成したが、これに代えて
Ｎ画ウエルを形成してＰチヤネルMISFETを設
け、Ｐ型基板にはＮチヤネルMISFETを設ける
こともできる。この場合は、基板がＰ型であるか
ら、上述のインタフエース回路のＮチヤネル
MISFETは第５図のようにＰ型ウエルに設ける
ことを要せず、基板自体にN+型拡散領域を直接
形成することができ、ウエルの如き分離手段は不
要となる。なお、本発明は、上述した回路構成に
限定されるものではなく、種々の論理回路に勿論
適用可能であり、また外部回路も上述の例では例
示したにすぎない。
本発明は、上述したように、相補型内部回路に
接続されるインタフエース回路をすべて同一導電
型チヤネルの絶縁ゲート型電界効果トランジスタ
で構成しているので、寄生サイリスタ構造をなく
し、ノイズによるラツチアツプ現象を防止して正
常なインタフエース機能を発揮させることができ
る。しかも、インタフエース回路の構成回路素子
を微細パターン化しても何らラツチアツプが生じ
ないので、高集積度の出力回路をレイアウト容易
に作成することができる。
接続されるインタフエース回路をすべて同一導電
型チヤネルの絶縁ゲート型電界効果トランジスタ
で構成しているので、寄生サイリスタ構造をなく
し、ノイズによるラツチアツプ現象を防止して正
常なインタフエース機能を発揮させることができ
る。しかも、インタフエース回路の構成回路素子
を微細パターン化しても何らラツチアツプが生じ
ないので、高集積度の出力回路をレイアウト容易
に作成することができる。
図面は本発明の実施例を示すものであつて、第
１図は論理LSIの全体のレイアウトを概略的に示
す平面図、第２図は第１図の一部拡大平面図、第
３図は第１図に示したLSIの内部論理ゲートの一
部拡大平面図、第４図は第１図に示したLSIの出
力側のインタフエース回路部の一部拡大平面図、
第５図は第４図のＸ−Ｘ線に沿う断面図、第６図
は内部回路−インタフエース回路−TTL回路間
の等価回路図、第７図および第８図は、第１図に
示したLSIの一部の等価回路図である。 なお、図面に用いられている符号において、２
は内部回路部、４は周辺回路部、５はボンデイン
グパツド、６はＮチヤネルMISFET群、７はＰ
チヤネルMISFET群、８及び１５はＰ型ウエル、
１２及び１３はインタフエース回路のＮチヤネル
MISFET群、２０，２１及び２４〜２６はアル
ミニウム配線、２２及び２３はポリシリコンゲー
ト電極である。
１図は論理LSIの全体のレイアウトを概略的に示
す平面図、第２図は第１図の一部拡大平面図、第
３図は第１図に示したLSIの内部論理ゲートの一
部拡大平面図、第４図は第１図に示したLSIの出
力側のインタフエース回路部の一部拡大平面図、
第５図は第４図のＸ−Ｘ線に沿う断面図、第６図
は内部回路−インタフエース回路−TTL回路間
の等価回路図、第７図および第８図は、第１図に
示したLSIの一部の等価回路図である。 なお、図面に用いられている符号において、２
は内部回路部、４は周辺回路部、５はボンデイン
グパツド、６はＮチヤネルMISFET群、７はＰ
チヤネルMISFET群、８及び１５はＰ型ウエル、
１２及び１３はインタフエース回路のＮチヤネル
MISFET群、２０，２１及び２４〜２６はアル
ミニウム配線、２２及び２３はポリシリコンゲー
ト電極である。
Claims (1)
- １ Ｐ型チヤネルの絶縁ゲート型電界効果トラン
ジスタとＮ型チヤネルの絶縁ゲート型電界効果ト
ランジスタとからなる相補型論理ゲート回路と、
この論理ゲート回路に接続される外部回路駆動用
のインタフエース回路とを共通の半導体基体に形
成し、前記インタフエース回路を、複数のＮ型チ
ヤネルの絶縁ゲート型電界効果トランジスタのう
ちの一方のＮ型チヤネルの絶縁ゲート型電界効果
トランジスタのドレインが電源電圧に接続され、
そのソースが他方のＮ型チヤネルの絶縁ゲート型
電界効果トランジスタのドレインと結合され、そ
の結合端子が出力端子となり、前記他方のＮ型チ
ヤネルの絶縁ゲート型電界効果トランジスタのソ
ースが接地電位に接続されるプツシユプルバツフ
アの出力回路で構成し、前記出力回路の出力高レ
ベル電圧が電源電圧より低くかつTTL出力レベ
ルを充分に満たすことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169998A JPS5871650A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169998A JPS5871650A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871650A JPS5871650A (ja) | 1983-04-28 |
| JPH0456466B2 true JPH0456466B2 (ja) | 1992-09-08 |
Family
ID=15896687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169998A Granted JPS5871650A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871650A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| JPS61111576A (ja) * | 1984-10-13 | 1986-05-29 | Fujitsu Ltd | 半導体装置 |
| JP5557709B2 (ja) * | 2010-11-19 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-10-26 JP JP56169998A patent/JPS5871650A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871650A (ja) | 1983-04-28 |
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