JPH0348518B2 - - Google Patents

Description

【発明の詳細な説明】

〔概要〕 ノンインタレースフオーマツトである画像処理
後のデジタルデータを、テレビモニタに出力する
等の目的でインタレースフオーマツトに変換する
ために、単一のフレームメモリを用い、該メモリ
へのリード／ライトを同一のアドレスで行い、か
つそのラインアドレスを前フレームに格納したラ
インのアドレスに従つて決定する。 〔産業上の利用分野〕 本発明は、画像信号フオーマツトの変換方法に
関する。一般に画像処理後にシーケンスデータと
して出力されるのはノンインタレースデータであ
り、そのシーケンスデータをテレビモニタに表示
するにはインタレースフオーマツトに変換しなけ
ればならない。本発明は単一のフレームメモリ
で、連続的に、このノンインタレース／インタレ
ース変換を行なおうとするものである。 〔従来の技術〕 従来のビデオレートノンインタレースフオーマ
ツト変換装置の概要を第４図に示す。この図に示
すように従来装置では、フレームメモリを２枚持
ち、各々にノンインタレースデータを書込み可能
とし、アドレスはスイツチ１２を介してリードア
ドレス生成回路１０またはライトアドレス生成回
路１１より与え、読出し（リード）データはセレ
クタ１５を介して出力する。フレームメモリ１３
のアドレスが回路１０から与えられるときは、フ
レームメモリ１４のアドレスは回路１１から与え
られ、このときセレクタ１５はフレームメモリ１
３の読出し出力（前のサイクルで書込まれたノン
インタレースデータ）をインタレースデータとし
て出力し、フレームメモリ１４へは現在入力中の
ノンインタレースデータが書込まれる。書込み
（ライト）側はノンインタレースであるからライ
トアドレス生成回路１１は０，１，２，３，……
（2N−１）と逐次１ずつ増加するアドレス（ライ
ンアドレス）を生成し、読出し側はインタレース
であるからリードアドレス生成回路１０は偶数フ
イールドに対し０，２，４，………（2N−２）、
奇数フイールドに対し１，３，５，……（2N−
１）なるアドレス（ラインアドレス）を生成す
る。こうして本装置では、一方のメモリにノンイ
ンタレースで書込んでいる間に他方のメモリより
インタレースで読出し、１フレーム分の書込み／
読出しが終了すれば切換えて上記一方を読出し
側、上記他方を書込み側とし、以下これを繰り返
して連続的な書込み／読出し及びノンインタレー
ス／インタレース変換ができる。 〔発明が解決しようとする問題点〕 しかしながらこの従来装置ではリードするフレ
ームメモリとラインするフレームメモリが別々で
あるため、同容量のフレームメモリが２枚必要で
あるという問題がある。 本発明はこの点を改善し、１フレームメモリで
上記と同様な連続的書込み／読出し及びノンイン
タレース／インタレース変換を行なおうとするも
のである。 〔問題点を解決するための手段〕 第１図に示すように、本発明ではフレームメモ
リはメモリ（RAM）８の１つとする。半導体メ
モリはワード線を選択すると、選択ワード線に属
するメモリセルの記憶データが一斉に各々のビツ
ト線に現われ、データバスを通してこれを取り出
せば読出しが行なわれたことになり、また書込み
データにより強制的に該データバスの電位を決定
すればそれがビツト線を通してメモリセルへ伝え
られ、該メモリセルに書込みが行なわれたことに
なる。こうして１メモリサイクルの前半を読出
し、後半を書込みとしてほゞ同時にメモリへのリ
ード／ライトを行なうことができる。但しリード
アドレスとライトアドレスは同じになる。 リードアドレスとライトアドレスは同じ、そし
てライトはノンインタレース、リードはインタレ
ースとすると、メモリアクセスアドレスの生成に
は工夫を要する。この工夫をしたアドレス発生回
路がサイクリツク上位アドレス生成回路６であ
る。ライン内下位アドレス生成回路７はライン上
の各画素のアドレスを発生する。１ラインを１ワ
ード線に対応させると、回路６はワード線アドレ
ス発生回路であり、回路７はビツト線アドレス発
生回路である。これらの回路６，７からの上、下
位アドレスを合わせたアドレス（ワード線及びビ
ツト線アドレス）でメモリ８をアクセスすれば、
画素単位での、そしてインタレースでの読出しと
ノンインタレースでの書込みを同時かつ連続的に
行なうことができる。 〔作用〕 本発明では、ある画素データをメモリから読出
して出力し、そのとき入力される画素データをメ
モリの同じアドレスに書込む。画像はラインでＹ
（縦）方向に区分され、各ラインは画素でＸ（横）
方向に区分されるが、１フレーム（１画像）内ラ
イン数を2N（Ｎは１フイールド内ライン数）とし
てその画像の第１ライン、第２ライン、……第
（2N−１）ライン、第2Nラインは、ノンインタ
レースの信号では同じ順１，２，……（2N−
１），2Nで出力され、インタレースの信号では
１，３，５，……（2N−１），２，４，……2N
の順で出力される。そこであるフレームにおい
て、メモリのある番地にｋラインの第ｈ番画素デ
ータを書込み、次のフレームでそれを読出しかつ
ｌラインの第ｈ番画素データを書込んだとする
と、ｋとｌの対応は上記の通り、即ち、 ｋ １，２，３，４，……2N−１，2N ｌ １，Ｎ＋１，２，Ｎ＋２，……Ｎ，2N となる。即ちｋとｌにはｌが奇数ならｋ＝（ｌ＋
１）／２、ｌが偶数ならｋ＝Ｎ＋ｌ／２の関係が
ある。この関係で、あるフレームの各画素のメモ
リ書込み番地を定めれば次のフレームの各画素の
書込み番地が定まり、該次のフレームの書込み番
地から次の次のフレームの書込み番地が定まり、
以下のフレームの書込み番地も同様に定まる。各
フレームの書込み番地は全て異なるのではなく、
同期性を有していて１周期後は繰り返しになる。
周期の最大値は（2N−２）である。例えば１フ
レーム６ラインとする（実際は512などの多数で
あるが）と、次表の如く周期は４フレームにな
る。こゝでＦ１，Ｆ２，……は第１フレーム、第
２フレーム、……を示し、Ｌ１，Ｌ２，……は１
ライン、２ライン、……を示す。

〔実施例〕

第２図に実施例を示す。このメモリ装置に入力
される信号は、図示しない画像処理装置の出力で
あるノンインタレースデータと、各フレーム間で
１回発生するフレーム同期パルスFSと、各ライ
ン間で１回発生するライン（水平）同期パルス
LS、および１画素のリード／ライト毎に１回発
生するクロツクCLKである。こゝでは前記の１
フレーム６ラインの画像に対するメモリ装置とし
て説明すると、前記のように上位アドレスの周期
は４フレームであるからフレーム周期パルスFS
を計数するカウンタ１は２ビツトとする。またラ
イン同期パルスLSを計数するカウンタは３ビツ
トとし、これをフレーム同期パルスFSでリセツ
トしてラインナンバを発生させる。ROM４には
次表のアドレスＡ４，Ａ２，……を書込んでお
く。

〔発明の効果〕

以上説明したように本発明によれば、ノンイン
タレースである画像処理後のシーケンスデータ
を、単一フレームメモリで、ビデオ信号のフオー
マツトであるインタレース信号に連続的に変換す
ることができ、甚だ有効である。

【図面の簡単な説明】

第１図は本発明の原理を示すブロツク図、第２
図は本発明の実施例を示すブロツク図、第３図は
メモリに与える上位アドレスの説明図、第４図は
従来例を示すブロツクである。 第１図および第２図で８はフレームメモリ、
６，４は上位アドレス生成回路である。

Claims (1)

1. 【特許請求の範囲】 １ ノンインタレースの画像信号をフレームメモ
   リに書込み、それを読出してインタレースの画像
   信号に変換する画像信号フオーマツト変換方法に
   おいて、 単一のフレームメモリを用い、ノンインタレー
   スの画像信号の第１フレームの各ラインのデータ
   を、ラインとメモリ上位アドレスとが一対一対応
   するように該上位アドレスを生成して、該アドレ
   スで該メモリに格納する段階、 次に第２フレームにおいて、第１フレームの第
   ｌラインを格納したメモリアドレスを読出し次い
   で該アドレスに第２フレームの第ｋラインを書込
   む段階、こゝでｋ，ｌは書込みはノンインタレー
   ス、読出しはインタレースを満足する予定の関係
   とし、かつ１フレームのライン数を2Nとして１
   〜2N内で変る、 以下同様に、第ｍフレームでは、第ｍ−１フレ
   ームのｌラインを格納したメモリアドレスを読出
   し次いで該アドレスに第ｍフレームの第ｋライン
   を格納する段階、 を具備することを特徴とする画像信号フオーマツ
   ト変換方法。