JPS59104833A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS59104833A JPS59104833A JP21426582A JP21426582A JPS59104833A JP S59104833 A JPS59104833 A JP S59104833A JP 21426582 A JP21426582 A JP 21426582A JP 21426582 A JP21426582 A JP 21426582A JP S59104833 A JPS59104833 A JP S59104833A
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- JP
- Japan
- Prior art keywords
- emitter
- voltage
- input
- clamped
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子全利用した電流切換型論理回路の入
力回路に係る。電流切換型論理回路はその高速性及び集
積化が容易な点から高速用の論理集積回路の基本回路と
して使用され、コンピュータ等の高速データ処理、計測
器、テスター等の分野に広く用いられている。
力回路に係る。電流切換型論理回路はその高速性及び集
積化が容易な点から高速用の論理集積回路の基本回路と
して使用され、コンピュータ等の高速データ処理、計測
器、テスター等の分野に広く用いられている。
プロセスの改良進歩により最近は一層の高速化が進んで
いるが、そのために、エミッタ及びベースの／？！ｒ接
合は更に浅くな力、その結果として各接合の逆耐圧はし
だいに低下する傾向にある。
いるが、そのために、エミッタ及びベースの／？！ｒ接
合は更に浅くな力、その結果として各接合の逆耐圧はし
だいに低下する傾向にある。
−万、使用される電源電圧は従来からの値が慣習上及び
使用される論理回路の制約からたとえば５■に統一され
ているため、接合の耐圧上の制約から通合の深さを一定
以上浅くできず高速化の障害となる問題があった。この
接合の耐圧劣化は特に一番浅いエミ、タベース間の接合
で顕著であり、回路的にはこの部分に最も高い逆電圧が
印加される入力部分で問題となっていた。すなわち、一
般的な電流切換型論理回路ではデバイス内部の論理振幅
はＩＶ以下と低く、また高速化のために各トランジスタ
のペースエミ、り接合は大きく逆方向にバイアスされる
ことがないのに対し、入力回路部では外部からの入力信
号が、直接印加されるにめ、未使用時には直接あるいは
抵抗を介して電源にクランプされる恐れがあるために接
合に大きな逆電圧が印加される可能性が冒がった。本発
明は上記の問題を解決し、エミッタベース接合に大きな
逆電圧が印加されることがなく、より浅い接合により高
速化が可能な入力回路を提供するものである。すなわち
不発明は、コレクタが第４の正電源に接続され、エミッ
タ及びペースが電流切換型論理回路の入力端子及び参照
電圧端子に各々接続された第１のＮＰＮ）ランジスタと
、コレクタが第１の負電源に接続され、エミッタ及びペ
ースが前記電流切換型論理回路の入力端子及び参照電圧
端子に各々接続されｆｃｉＸ２のＰＮＰ ）ランジスタ
で構成され、入力信号は第１の抵抗を介して前記電流切
換型論理回路の入力端子に接続された入力回路である。
使用される論理回路の制約からたとえば５■に統一され
ているため、接合の耐圧上の制約から通合の深さを一定
以上浅くできず高速化の障害となる問題があった。この
接合の耐圧劣化は特に一番浅いエミ、タベース間の接合
で顕著であり、回路的にはこの部分に最も高い逆電圧が
印加される入力部分で問題となっていた。すなわち、一
般的な電流切換型論理回路ではデバイス内部の論理振幅
はＩＶ以下と低く、また高速化のために各トランジスタ
のペースエミ、り接合は大きく逆方向にバイアスされる
ことがないのに対し、入力回路部では外部からの入力信
号が、直接印加されるにめ、未使用時には直接あるいは
抵抗を介して電源にクランプされる恐れがあるために接
合に大きな逆電圧が印加される可能性が冒がった。本発
明は上記の問題を解決し、エミッタベース接合に大きな
逆電圧が印加されることがなく、より浅い接合により高
速化が可能な入力回路を提供するものである。すなわち
不発明は、コレクタが第４の正電源に接続され、エミッ
タ及びペースが電流切換型論理回路の入力端子及び参照
電圧端子に各々接続された第１のＮＰＮ）ランジスタと
、コレクタが第１の負電源に接続され、エミッタ及びペ
ースが前記電流切換型論理回路の入力端子及び参照電圧
端子に各々接続されｆｃｉＸ２のＰＮＰ ）ランジスタ
で構成され、入力信号は第１の抵抗を介して前記電流切
換型論理回路の入力端子に接続された入力回路である。
第１図は本発明の１実施例を示す図である。以下、不同
により本発明の詳細な説明する。抵抗Ｒ，１，Ｒ２，Ｒ
３、ＮＰＮ）ランジスタＱ３゜Ｑ４及び定電流源工１は
従来よりある一般的な一人力の電流切換型論理回路を構
成しており、トランジスタＱ３のペースに印加された入
力電圧に対して参照電圧Ｖｂｂ ’Ｔｈ中心としてスイ
ッチング動作を行い、抵抗５．６の両端に論理出力が得
られるものである。この場合、通常の論理入力では問題
ないものの、入力未使用時にＶＣＣあるいはＶＢＩｎに
接続した場合、トランジスタＱ３又けＱ４のベースエミ
ッタ接合に大きな逆電圧が印加される。
により本発明の詳細な説明する。抵抗Ｒ，１，Ｒ２，Ｒ
３、ＮＰＮ）ランジスタＱ３゜Ｑ４及び定電流源工１は
従来よりある一般的な一人力の電流切換型論理回路を構
成しており、トランジスタＱ３のペースに印加された入
力電圧に対して参照電圧Ｖｂｂ ’Ｔｈ中心としてスイ
ッチング動作を行い、抵抗５．６の両端に論理出力が得
られるものである。この場合、通常の論理入力では問題
ないものの、入力未使用時にＶＣＣあるいはＶＢＩｎに
接続した場合、トランジスタＱ３又けＱ４のベースエミ
ッタ接合に大きな逆電圧が印加される。
１例としてＶｃ ｃ ”ＯＶＬ Ｖｇ Ｂ＝−５Ｖとし
、参照電圧Ｖｂｂ＝−１，３Ｖを仮定すると、まず入力
端子ｋ Ｖｃ ｃにクランプした場合にはトランジスタ
Ｑ３がオン状態となり、そのペースエミ、り間順方向電
圧を約０．８Ｖ としてそのエミッタ電位は一〇、８
ＶとなりＱ４のペースエミッタ接合は約１．３Ｖに逆バ
イアスされる。次に入力端子をＶＥＢにクランプした場
合には逆にトランジスタＱ４がオン状態となり、そのエ
ミッタ電位は約−２，１Ｖとなり、トランジスタＱａの
ペース・エミッタ間は約−２，９■に逆バイアスされる
。この値は電源電圧、温度のばらつき等を考慮すると、
さらに大きな値とカリ耐圧が低い場合に問題となってい
た。
、参照電圧Ｖｂｂ＝−１，３Ｖを仮定すると、まず入力
端子ｋ Ｖｃ ｃにクランプした場合にはトランジスタ
Ｑ３がオン状態となり、そのペースエミ、り間順方向電
圧を約０．８Ｖ としてそのエミッタ電位は一〇、８
ＶとなりＱ４のペースエミッタ接合は約１．３Ｖに逆バ
イアスされる。次に入力端子をＶＥＢにクランプした場
合には逆にトランジスタＱ４がオン状態となり、そのエ
ミッタ電位は約−２，１Ｖとなり、トランジスタＱａの
ペース・エミッタ間は約−２，９■に逆バイアスされる
。この値は電源電圧、温度のばらつき等を考慮すると、
さらに大きな値とカリ耐圧が低い場合に問題となってい
た。
本発明は新たにＮＰＮ）ランジスタＱ１及びＰＮＰトラ
ンジスタＱｈと抵抗Ｒ１？入力端子に追加接続すること
により、この点を改善し、入力電圧ＶＩＮによらず内部
のペースエミッタ間接合に印加される逆電圧を制限し、
安定な動作を得ようとするものである。
ンジスタＱｈと抵抗Ｒ１？入力端子に追加接続すること
により、この点を改善し、入力電圧ＶＩＮによらず内部
のペースエミッタ間接合に印加される逆電圧を制限し、
安定な動作を得ようとするものである。
上記の素子を追加したことによりまず入力ＶＩＮがＶ。
Ｃにクランプされた場合を考えると、ＰＮＰトランジス
タＱ２のペースは参照電圧Ｖｂｂに接続されているため
そのエミッタ電位は約−〇、５Ｖにクランプされ、オフ
状態にあるトランジスタＱ４のペース・エミッタ間に印
加された逆電圧はほとんどＯＶとなる。次に入力ＶＩＮ
が７７８ｇにクランプされた場合は、ＮＰＮ）ランジス
タＱ１のペースが参照電圧Ｖｂｂに接続されているため
、そのエミッタ電位は約−２，１Ｖにクランプされ、オ
フ状態にあるトランジスタＱ３のペース・エミッタ間に
印加される逆電圧はやはり、はとんどＯＶに制御される
。また新規に追加されたトランジスタＱ１及びＱ２自身
のペースエミッタ間の逆電圧も ５− 以上の動作中、最大でも０．８ｖであり、各トランジス
タのベースエミッタ間に印加される逆電圧は入力電圧Ｖ
ＩＮの値に依らず大幅に低減され、逆耐圧の低いトラン
ジスタでも安定な動作を行う回路が得られる。抵抗Ｒ１
はトランジスタＱ１及びＱ２がクランプ動作を行う場合
の電流制限用である。一般にプレーナー構造の集積回路
ではｈｌ）Ｅの高いＰＮＰ ）ランジスタが形成しにく
いが本回路に用いられているＰＮＰ ）ランジスタでは
コレクタが最低電位に接続されているために縦方向の接
合、いわゆるバーチカル構造のＰＮＰ）ランジスタが使
用可能々ため、高いｈＦＥが得られ１問題はない。
タＱ２のペースは参照電圧Ｖｂｂに接続されているため
そのエミッタ電位は約−〇、５Ｖにクランプされ、オフ
状態にあるトランジスタＱ４のペース・エミッタ間に印
加された逆電圧はほとんどＯＶとなる。次に入力ＶＩＮ
が７７８ｇにクランプされた場合は、ＮＰＮ）ランジス
タＱ１のペースが参照電圧Ｖｂｂに接続されているため
、そのエミッタ電位は約−２，１Ｖにクランプされ、オ
フ状態にあるトランジスタＱ３のペース・エミッタ間に
印加される逆電圧はやはり、はとんどＯＶに制御される
。また新規に追加されたトランジスタＱ１及びＱ２自身
のペースエミッタ間の逆電圧も ５− 以上の動作中、最大でも０．８ｖであり、各トランジス
タのベースエミッタ間に印加される逆電圧は入力電圧Ｖ
ＩＮの値に依らず大幅に低減され、逆耐圧の低いトラン
ジスタでも安定な動作を行う回路が得られる。抵抗Ｒ１
はトランジスタＱ１及びＱ２がクランプ動作を行う場合
の電流制限用である。一般にプレーナー構造の集積回路
ではｈｌ）Ｅの高いＰＮＰ ）ランジスタが形成しにく
いが本回路に用いられているＰＮＰ ）ランジスタでは
コレクタが最低電位に接続されているために縦方向の接
合、いわゆるバーチカル構造のＰＮＰ）ランジスタが使
用可能々ため、高いｈＦＥが得られ１問題はない。
第１図では１人力の例を示したが、複数入力の場合に対
してもトランジスタＱ１及びＱ２のエミッタをマルチエ
ミッタ構造として各入力に接続することにより各入力に
接続することにより、同様の動作が得られることは自明
である。
してもトランジスタＱ１及びＱ２のエミッタをマルチエ
ミッタ構造として各入力に接続することにより各入力に
接続することにより、同様の動作が得られることは自明
である。
本発明の他の効果は静電気入力に対する耐圧向上である
。入力端子に印加される静電的な電荷蓄 ６− 積に対してもトランジスタＱ１及びＱ２が放電ルートラ
形成しているため、サージ電圧が内部の接合に印加され
ることがなく、静電気に対して強くなる。
。入力端子に印加される静電的な電荷蓄 ６− 積に対してもトランジスタＱ１及びＱ２が放電ルートラ
形成しているため、サージ電圧が内部の接合に印加され
ることがなく、静電気に対して強くなる。
以上の説明で明らかなように本発明によれば従来の電流
切換型論理回路の入力に２つのトランジスタ及び１つの
抵抗を追加接続するのみで広範囲な入力電圧の変動に対
しても内部トランジスタのエミッタ・ペース接合に印加
される逆電圧が大幅に低減され、耐圧の低いトランジス
タでも動作が可能と々るため、一層、高、速かつ安定な
入力回路が構成可能となり、その効果は大きい。
切換型論理回路の入力に２つのトランジスタ及び１つの
抵抗を追加接続するのみで広範囲な入力電圧の変動に対
しても内部トランジスタのエミッタ・ペース接合に印加
される逆電圧が大幅に低減され、耐圧の低いトランジス
タでも動作が可能と々るため、一層、高、速かつ安定な
入力回路が構成可能となり、その効果は大きい。
第１図は本発明の具体的な一実施例を示す図。
Ｑｓ 、Ｑｓ 、Ｑ＜・・・・・・ＮＰＮトランジスタ
、Ｑ２・・・・・・ＰＮＰ）ランジスタ、”ｌ ＋ Ｒ
２＊ ”３・・・・・・抵抗、Ｉｆ・・・・・・定電流
源％ＶＩＮ・・−・・入力電圧、ｖｂｈ・・・・・参照
電圧％ ｖｏｔｒ’ｒ・・・・・・出力電圧％ＶＣＣ。 第 １図
、Ｑ２・・・・・・ＰＮＰ）ランジスタ、”ｌ ＋ Ｒ
２＊ ”３・・・・・・抵抗、Ｉｆ・・・・・・定電流
源％ＶＩＮ・・−・・入力電圧、ｖｂｈ・・・・・参照
電圧％ ｖｏｔｒ’ｒ・・・・・・出力電圧％ＶＣＣ。 第 １図
Claims (1)
- コレクタが第１の正電源に接続され、エミ、り及びベー
スが電流切換型論理回路の入力端子及び参照電圧端子に
各々接続されｆｃ第１のＮＰＮ）ランジスタと、コレク
タが第１の負電源に接続され、エミッタ及びベースが前
記電流切換型論理回路の入力端子及び参照電圧端子に各
々接続された第２のＰＮＰ ）ランジスタで構成され、
入力信号は第１の抵抗を介して、前記電流切換型論理回
路の入力端子に接続された入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21426582A JPS59104833A (ja) | 1982-12-07 | 1982-12-07 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21426582A JPS59104833A (ja) | 1982-12-07 | 1982-12-07 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104833A true JPS59104833A (ja) | 1984-06-16 |
Family
ID=16652878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21426582A Pending JPS59104833A (ja) | 1982-12-07 | 1982-12-07 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120525A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | レベル変換回路 |
| US8104832B2 (en) | 2007-02-14 | 2012-01-31 | Delta Tooling Co., Ltd. | Seat including a torsion bar |
-
1982
- 1982-12-07 JP JP21426582A patent/JPS59104833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120525A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | レベル変換回路 |
| US8104832B2 (en) | 2007-02-14 | 2012-01-31 | Delta Tooling Co., Ltd. | Seat including a torsion bar |
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