JPS61118854A - ストアバツフア制御方式 - Google Patents
ストアバツフア制御方式Info
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- JPS61118854A JPS61118854A JP59241211A JP24121184A JPS61118854A JP S61118854 A JPS61118854 A JP S61118854A JP 59241211 A JP59241211 A JP 59241211A JP 24121184 A JP24121184 A JP 24121184A JP S61118854 A JPS61118854 A JP S61118854A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置と主記憶装置との間に設けられ
たストアバッファ装置において、該ストアバッファ装置
に一時格納されたデータを効率良く主記憶装置に転送す
るストアバッファ制御方式最近のデータ処理装置におい
ては、一連のプログラムを実行する場合、該プログラム
のアドレス分布の局所性に着目して、容量は小さいが、
主記憶装置に対して高速のバッファメモリを設けること
により、命令の処理を高速化していることは周知の通り
である。
たストアバッファ装置において、該ストアバッファ装置
に一時格納されたデータを効率良く主記憶装置に転送す
るストアバッファ制御方式最近のデータ処理装置におい
ては、一連のプログラムを実行する場合、該プログラム
のアドレス分布の局所性に着目して、容量は小さいが、
主記憶装置に対して高速のバッファメモリを設けること
により、命令の処理を高速化していることは周知の通り
である。
該バッファメモリをストアスル一方式で用いる場合、ス
トアアクセスに関しては、中央処理装置内にストアバッ
ファレジスタを設け、主記憶装置に対するストアアクセ
スの集中を緩和することにより、中央処理装置からの主
記憶装置にたいするストアアクセスの見掛は上のアクセ
スタイムを短縮する方法が知られている。
トアアクセスに関しては、中央処理装置内にストアバッ
ファレジスタを設け、主記憶装置に対するストアアクセ
スの集中を緩和することにより、中央処理装置からの主
記憶装置にたいするストアアクセスの見掛は上のアクセ
スタイムを短縮する方法が知られている。
即ち、主記憶装置に対するストアアクセスの平均化を図
ることによって、中央処理装置における処理能力の向上
を図ろうとするものである。
ることによって、中央処理装置における処理能力の向上
を図ろうとするものである。
この場合、主記憶装置側においては、経済性指向から、
一般に、例えば8バイトを基本アクセスの単位としてお
り、中央処理装置と主記憶装置との間も、8バイト幅の
データバスで接続されている。又、中央処理装置と主記
憶装置間の転送時間は、中央処理装置における処理時間
に比べて長い為、ストア要求の応答が返ってきて、次の
ストア要求を送出する迄に、中央処理装置における演裏
サイクルの2サイクル分の時間が必要となる。
一般に、例えば8バイトを基本アクセスの単位としてお
り、中央処理装置と主記憶装置との間も、8バイト幅の
データバスで接続されている。又、中央処理装置と主記
憶装置間の転送時間は、中央処理装置における処理時間
に比べて長い為、ストア要求の応答が返ってきて、次の
ストア要求を送出する迄に、中央処理装置における演裏
サイクルの2サイクル分の時間が必要となる。
従って、こうした8バイトを基本アクセスの車。
位、一般ににNバイトを基本アクセスの単位とする主記
憶装置に対して、上記ストアバッファ装置を設けた場合
、該Nバイトを基本アクセスの単位とする、上記主記憶
装置に適合したストアバ・ソファ制御方式が要求される
。
憶装置に対して、上記ストアバッファ装置を設けた場合
、該Nバイトを基本アクセスの単位とする、上記主記憶
装置に適合したストアバ・ソファ制御方式が要求される
。
例えば、8バイトを基本アクセスの単位とする主記憶装
置(図示せず、以下同じ)に対して設けられている、従
来方式のストアバッファ装置の構成を第5図、第6図で
模式的に示す。第5図は該ストアバッファ装置において
、データレジスタのデータ幅を、例えば8バイトとした
例を示したものであり、第6図は該データレジスタの幅
を、2x8=16バイトとした例を示しており、両図に
おり いて、同じ記号は機能的に同じ対象物を示している。
置(図示せず、以下同じ)に対して設けられている、従
来方式のストアバッファ装置の構成を第5図、第6図で
模式的に示す。第5図は該ストアバッファ装置において
、データレジスタのデータ幅を、例えば8バイトとした
例を示したものであり、第6図は該データレジスタの幅
を、2x8=16バイトとした例を示しており、両図に
おり いて、同じ記号は機能的に同じ対象物を示している。
上記、何れの方法においても、当該ストアバッファ装置
は、中央処理装置(図示せず、以下同じ)からのストア
データを一時保持するデータレジスタIAと、該データ
レジスタIAの各バイトの有効性を示すフラグを置くハ
イ′トマークレジスタ2Aを1個宛有する1組のストア
バッファを複数組(本図では、4組)備えている。
は、中央処理装置(図示せず、以下同じ)からのストア
データを一時保持するデータレジスタIAと、該データ
レジスタIAの各バイトの有効性を示すフラグを置くハ
イ′トマークレジスタ2Aを1個宛有する1組のストア
バッファを複数組(本図では、4組)備えている。
本図において、アライン回路(^L) 4は、中央処理
装置から送られてきたストアデータを、主記憶装置の8
バイト境界(即ち、8バイトを基本アクセスの単位とす
る為の境界)を守る為に、該中央処理装置から送られて
きているストアアドレスを用いて整列させる機能を有す
る。
装置から送られてきたストアデータを、主記憶装置の8
バイト境界(即ち、8バイトを基本アクセスの単位とす
る為の境界)を守る為に、該中央処理装置から送られて
きているストアアドレスを用いて整列させる機能を有す
る。
又、バイトマーク生成回路(BM)5は中央処理装置か
ら送られてくるストアアドレスと、ストアレングスを基
に、上記ストアデータに対応したバイトマークを生成す
る機能を有する。
ら送られてくるストアアドレスと、ストアレングスを基
に、上記ストアデータに対応したバイトマークを生成す
る機能を有する。
第5図のデータレジスタIAの語長が8バイトの場合に
は、主記憶装置の8バイト境界に跨らない8バイト以内
のストア要求を、インポインタ6が示す1mのストアバ
ッファに格納し、主記憶装置への転送が可能になった時
点(主記憶装置がビジーでない時であると、2サイクル
に1回の割合)において、主記憶装置に対してストア要
求を送出すると共に、データレジスタLA、バイトマー
クレジスタ2A、ストアアドレスレジスタ3Aの内、ア
ウトポインタ7の示す1組の内容を、それぞれセレクタ
IC,2C,3Bで選択し、データ転送バス12.バイ
トマーク転送バス13.ストアアドレス転送バス15を
通して、主記憶装置に転送していた。
は、主記憶装置の8バイト境界に跨らない8バイト以内
のストア要求を、インポインタ6が示す1mのストアバ
ッファに格納し、主記憶装置への転送が可能になった時
点(主記憶装置がビジーでない時であると、2サイクル
に1回の割合)において、主記憶装置に対してストア要
求を送出すると共に、データレジスタLA、バイトマー
クレジスタ2A、ストアアドレスレジスタ3Aの内、ア
ウトポインタ7の示す1組の内容を、それぞれセレクタ
IC,2C,3Bで選択し、データ転送バス12.バイ
トマーク転送バス13.ストアアドレス転送バス15を
通して、主記憶装置に転送していた。
第6図は、第5図の例において生じる後述の問題点を改
良する為に、16ハイト幅のデータレジスタIAと、そ
れに対応したバイトマークレジスタ2Aを設けた例であ
る。
良する為に、16ハイト幅のデータレジスタIAと、そ
れに対応したバイトマークレジスタ2Aを設けた例であ
る。
中央処理装置からのストア要求には、データ幅が8バイ
ト以下のものと、16バイトのものがあるが、本例にお
いては、16バイト境界内の16ハイトのデータを、1
つのストアバッファ (即、ち、データレジスタl^、
バイトマークレジスタ2A)に格納することができ、又
8バイト以下のデータで、主記憶装置の8バイト境界を
跨るデータの場合も同様に、1つのストアバッファに格
納することができると云う特徴がある。
ト以下のものと、16バイトのものがあるが、本例にお
いては、16バイト境界内の16ハイトのデータを、1
つのストアバッファ (即、ち、データレジスタl^、
バイトマークレジスタ2A)に格納することができ、又
8バイト以下のデータで、主記憶装置の8バイト境界を
跨るデータの場合も同様に、1つのストアバッファに格
納することができると云う特徴がある。
上記従来方式の内、第5図の例においては、主記憶装置
の8バイト境界を跨らない8バイト以内のストアデータ
を、データレジスタ1^に格納できるだけであるので、
該ストアバッファ装置で中央処理装置から短時間に多数
のストア要求が送出されると、空き状態のストアバッフ
ァは直ぐに無くなり、中央処理装置はその後の命令の処
理を中断しなければならないと云う問題が生じる。
の8バイト境界を跨らない8バイト以内のストアデータ
を、データレジスタ1^に格納できるだけであるので、
該ストアバッファ装置で中央処理装置から短時間に多数
のストア要求が送出されると、空き状態のストアバッフ
ァは直ぐに無くなり、中央処理装置はその後の命令の処
理を中断しなければならないと云う問題が生じる。
次に、第6図の例においては、当該ストアパフノア上に
ある中央処理装置からのストア要求、即ち主記憶装置の
16バイト境界内の■6ハイト以下のデータのストア要
求、或いは1つの8バイト境界に跨る8バイト以Fのデ
ータのストア要求を、その優生記憶装置に送る方法とな
るが、この場合には、8バイト境界であり、且つ16バ
イト境界である境界の1つに跨る16バイト以下のスト
アデータを、1つのストアバッファに保持することがで
きなく、又当該ストアバッファ装置と、主記憶装置との
間には16バイト幅のデータに対応するデータ転送バス
12.及び16ビツト幅のバイトマーク転送パスが必要
となり、ハードウェア量が増大すると云う問題が生じる
。
ある中央処理装置からのストア要求、即ち主記憶装置の
16バイト境界内の■6ハイト以下のデータのストア要
求、或いは1つの8バイト境界に跨る8バイト以Fのデ
ータのストア要求を、その優生記憶装置に送る方法とな
るが、この場合には、8バイト境界であり、且つ16バ
イト境界である境界の1つに跨る16バイト以下のスト
アデータを、1つのストアバッファに保持することがで
きなく、又当該ストアバッファ装置と、主記憶装置との
間には16バイト幅のデータに対応するデータ転送バス
12.及び16ビツト幅のバイトマーク転送パスが必要
となり、ハードウェア量が増大すると云う問題が生じる
。
本発明は上記従来の欠点に鑑み、例えば16バイト幅の
データレジスタ、及び16ビツト幅のバイトマークレジ
スタに格納されている中央処理装置からのストア要求を
、バイトマークレジスタと、ストアアドレスレジスタの
内容から、8バイト幅のデータ転送バス、及び8ビット
幅のバイトマーク転送パスを用いて行い、ストアバッフ
ァ装置と主記憶装置間のハードウェア量を増大させるこ
となく、且つ両装置間のデータ転送効率を向上させる方
法を提供することを目的とするものである。
データレジスタ、及び16ビツト幅のバイトマークレジ
スタに格納されている中央処理装置からのストア要求を
、バイトマークレジスタと、ストアアドレスレジスタの
内容から、8バイト幅のデータ転送バス、及び8ビット
幅のバイトマーク転送パスを用いて行い、ストアバッフ
ァ装置と主記憶装置間のハードウェア量を増大させるこ
となく、且つ両装置間のデータ転送効率を向上させる方
法を提供することを目的とするものである。
この目的は、バイトマークレジスタ、及びストアアドレ
スレジスタの内容によって制御され、例えば8バイト境
界に跨らない8バイト以内のストアデータであれば1回
の8バイトストアオペレーションとする手段と、16バ
イト境界に跨らない16バイト以内のストアデータであ
れば、1回の16バイトストアオペレーションとする手
段と、16ハイト境界に跨る16ハイト以丙のストアデ
ータであれば2回の8バイトストアオペレーシヨンとす
る手段とを設け、それぞれの手段によって生起したスト
アオペレーションに対応して、上記データレジスタ、バ
イトマークレジスタ、及びストアアドレスレジスタの内
容を主記憶装置に転送する本発明のストアバッファ制御
方式によって達成される。
スレジスタの内容によって制御され、例えば8バイト境
界に跨らない8バイト以内のストアデータであれば1回
の8バイトストアオペレーションとする手段と、16バ
イト境界に跨らない16バイト以内のストアデータであ
れば、1回の16バイトストアオペレーションとする手
段と、16ハイト境界に跨る16ハイト以丙のストアデ
ータであれば2回の8バイトストアオペレーシヨンとす
る手段とを設け、それぞれの手段によって生起したスト
アオペレーションに対応して、上記データレジスタ、バ
イトマークレジスタ、及びストアアドレスレジスタの内
容を主記憶装置に転送する本発明のストアバッファ制御
方式によって達成される。
即ち、本発明によれば、例えば16ハイト幅のデータレ
ジスタ、及び16ヒント幅のバイトマークレジスタに格
納されている中央処理装置からのストア要求を、バイト
マークレジスタ、及びストアアドレスレジスタの内容か
ら判断して、1回の8バイトストアオペレーション、1
回の16バイトストアオペレーション、又は2回の8バ
イトストアオペレーシヨンとに弁別して、該ストアバッ
ファ装置と主記憶装置との間に設けられてりる8バイト
幅のデータ転送バス、及び8ビット幅のバイトマーク転
送パスを用いて行うことができるようにしたものである
ので、従来例ではみられない8バイト境界であり、且つ
16バイト境界である境界の1つに跨る16バイト以下
のストアデータを保持することができるストアバッファ
から主記憶装置へ転送する手段を与えることができ、又
該ストアバッファ装置と主記憶装置間のハードウェア量
を増大させることなく、両装置間のデータ転送効率を向
上させることができる効果がある。
ジスタ、及び16ヒント幅のバイトマークレジスタに格
納されている中央処理装置からのストア要求を、バイト
マークレジスタ、及びストアアドレスレジスタの内容か
ら判断して、1回の8バイトストアオペレーション、1
回の16バイトストアオペレーション、又は2回の8バ
イトストアオペレーシヨンとに弁別して、該ストアバッ
ファ装置と主記憶装置との間に設けられてりる8バイト
幅のデータ転送バス、及び8ビット幅のバイトマーク転
送パスを用いて行うことができるようにしたものである
ので、従来例ではみられない8バイト境界であり、且つ
16バイト境界である境界の1つに跨る16バイト以下
のストアデータを保持することができるストアバッファ
から主記憶装置へ転送する手段を与えることができ、又
該ストアバッファ装置と主記憶装置間のハードウェア量
を増大させることなく、両装置間のデータ転送効率を向
上させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
第1図は本発明の一実施例を模式的に示した図であり、
第2図は本発明を実施してストアバッファに格納された
中央処理装置からのストア要求の例を示した図であり、
第3図は本発明の主眼となるストアオペレーションの生
成回路を示した図であり、第4図は本発明を実施して、
ストアオペレーションを行う場合の動作をタイムチャー
I・で示した図である。 ゛ 第1図において、第5図、第6図と同じ記号は同じ対象
物を示し、セレクタ2D、ストア制御回路8、及び加算
器16が本発明を実施するのに必要な機能ブロックであ
る。
第2図は本発明を実施してストアバッファに格納された
中央処理装置からのストア要求の例を示した図であり、
第3図は本発明の主眼となるストアオペレーションの生
成回路を示した図であり、第4図は本発明を実施して、
ストアオペレーションを行う場合の動作をタイムチャー
I・で示した図である。 ゛ 第1図において、第5図、第6図と同じ記号は同じ対象
物を示し、セレクタ2D、ストア制御回路8、及び加算
器16が本発明を実施するのに必要な機能ブロックであ
る。
第1図に示した本ストアバッファ装置においても、4組
のストアバッファを備えており、各ストアバッファは、
例えば16バイト幅のデータレジスタIAと、16バイ
ト分のバイトマークレジスタ2Aと。
のストアバッファを備えており、各ストアバッファは、
例えば16バイト幅のデータレジスタIAと、16バイ
ト分のバイトマークレジスタ2Aと。
ストアアドレスレジスタ3Aを備えている。
今、中央処理装置からストア要求があると、ストアデー
タバス9から8バイト幅のストアデータ。
タバス9から8バイト幅のストアデータ。
ストアレングスパス10から当=亥ストアデータの内、
実際に主記憶装置にストアすべきバイトの長さを示すス
トアレングス、ストアアドレスバスllから該ストアデ
ータのストア先である主記憶装置上のアドレスが送られ
て(る。
実際に主記憶装置にストアすべきバイトの長さを示すス
トアレングス、ストアアドレスバスllから該ストアデ
ータのストア先である主記憶装置上のアドレスが送られ
て(る。
本ストアバッファ装置内においては、主記憶装置におけ
るアドレス空間が、例えば8バイト境界になっているこ
とに鑑み、上記ストアアドレスを基に、アライン回路(
AL) 4を用いてストアデータを整列させる。
るアドレス空間が、例えば8バイト境界になっているこ
とに鑑み、上記ストアアドレスを基に、アライン回路(
AL) 4を用いてストアデータを整列させる。
又、上記ストアアドレス、及びストアレングスを基に、
上記整列されたストアデータに対応したバイトマークを
バイトマーク生成回路(BM)5を用いて生成する。
上記整列されたストアデータに対応したバイトマークを
バイトマーク生成回路(BM)5を用いて生成する。
上記ストアデータ、及びバイトマークを、インポインタ
6で示されるストアバッファのデータレングスLA、及
びバイトマークレジスタ2Aにそれぞれ格納し、ストア
アドレスバス11からのストアアドレスの下位3ビツト
をO”とした値(この下位3ビツトは、実際にはストア
アドレスバスジスタ3Aに保持する必要はなく、又主記
憶装置に転送する必要もない)を、ストアアドレスレジ
スタ3Aに格納する。
6で示されるストアバッファのデータレングスLA、及
びバイトマークレジスタ2Aにそれぞれ格納し、ストア
アドレスバス11からのストアアドレスの下位3ビツト
をO”とした値(この下位3ビツトは、実際にはストア
アドレスバスジスタ3Aに保持する必要はなく、又主記
憶装置に転送する必要もない)を、ストアアドレスレジ
スタ3Aに格納する。
続いて、図示していない比較回路において、ストアアド
レスバス11から送られてきたストアアドレスと、現在
インポインタ6で示されているストアアドレスレジスタ
の値とを比較し、既にストアバッファに格納されている
ストア要求に、今回のストア要求が併合可能であるかを
判断し、若し併合可能であれば、アライン回路(AL)
4.及びバイトマーク生成回路(BM)5を通して、
上記データレジスタIA、及びバイトマークレジスタ2
Aに併合される。
レスバス11から送られてきたストアアドレスと、現在
インポインタ6で示されているストアアドレスレジスタ
の値とを比較し、既にストアバッファに格納されている
ストア要求に、今回のストア要求が併合可能であるかを
判断し、若し併合可能であれば、アライン回路(AL)
4.及びバイトマーク生成回路(BM)5を通して、
上記データレジスタIA、及びバイトマークレジスタ2
Aに併合される。
例えは、今回のストアデータのストアアドレスが、既に
データレジスタ16に格納されでいるストアデータに連
続したアドレスで、且つ総データ量が次の16バイト境
界を越えない場合には、同じデータレジスタ1八に併合
(具体的には、該データレジスタIAにパーシャルスト
アを行う)することかできる。
データレジスタ16に格納されでいるストアデータに連
続したアドレスで、且つ総データ量が次の16バイト境
界を越えない場合には、同じデータレジスタ1八に併合
(具体的には、該データレジスタIAにパーシャルスト
アを行う)することかできる。
以上の方法によって、1組のストアバッファに格納され
た中央処理装置からのストア要求データの例を第2図に
示す。
た中央処理装置からのストア要求データの例を第2図に
示す。
本図において、ストアアドレスはビット表示で、ビット
28〜31を、ストアデータはアライン回路(Aし)4
において整列して得られた有効なバイトを斜線で、又バ
イトマークは対応するバイトが有効な時は°1゛、無効
の時は′0゛として示されている。
28〜31を、ストアデータはアライン回路(Aし)4
において整列して得られた有効なバイトを斜線で、又バ
イトマークは対応するバイトが有効な時は°1゛、無効
の時は′0゛として示されている。
■、■の例は、8バイト境界、又は16ハイト境界を跨
らない8バイト以下のストアデータの場合を示し、■の
例は16バイト境界に跨らない16ハイ ゛ト以
内のストアデータの場合を示し、■は16ハイト境界を
跨る16バイト以内のストアデータの場合を示している
。
らない8バイト以下のストアデータの場合を示し、■の
例は16バイト境界に跨らない16ハイ ゛ト以
内のストアデータの場合を示し、■は16ハイト境界を
跨る16バイト以内のストアデータの場合を示している
。
中央処理装置からのストアデータは、総て上記■〜■の
何れかの例に当てはめることができる。
何れかの例に当てはめることができる。
例えば、8バイト境界を跨る8バイト以内のストアデー
タは、上記■、又は■に当てはめることができる。
タは、上記■、又は■に当てはめることができる。
このようなストアデータを、本発明を実施して主記憶装
置にストアする場合のストアオペレーションを第1図、
第2図を参照しながら、第3図。
置にストアする場合のストアオペレーションを第1図、
第2図を参照しながら、第3図。
第4図によって説明する。
先ず、ストアバッファに格納済みの中央処理装置からの
ストア要求の内、アウトポインタ7で示されるストアバ
ッファのバイトマークレジスタ2パノヒツト8〜15.
&[’ストアアドレスレジスタ3Aの値がセレクタ2
D、3Bによって選択される。
ストア要求の内、アウトポインタ7で示されるストアバ
ッファのバイトマークレジスタ2パノヒツト8〜15.
&[’ストアアドレスレジスタ3Aの値がセレクタ2
D、3Bによって選択される。
ストア制御回路8は、このバイトマークビット8〜15
.及びストアアドレスビット28を用いて、第3図に示
す論理回路によって、本発明のストアオペレーションを
選択する。
.及びストアアドレスビット28を用いて、第3図に示
す論理回路によって、本発明のストアオペレーションを
選択する。
本図のa)はオア回路81が論理°o°の時、即ちバイ
トマークビット8〜15が全°o′の時、否定回路82
をオンとして、1回の8バイトストアオペレーシヨンを
指示する。
トマークビット8〜15が全°o′の時、否定回路82
をオンとして、1回の8バイトストアオペレーシヨンを
指示する。
当3亥ストアオペレーションは、8バイト境界に跨らな
い8バイト以内のストアデータの時に選択され、第2図
の■、■の例が該当する。
い8バイト以内のストアデータの時に選択され、第2図
の■、■の例が該当する。
一般に、8バイト境界に跨らない8バイト以内のストア
データは、データレジスタIAの上位の8バイトにアラ
インされるので、上記のような選択ができることになる
。
データは、データレジスタIAの上位の8バイトにアラ
インされるので、上記のような選択ができることになる
。
b)は、オア回路81のバイトマークピントの何れかが
“1”であって、且つストアアドレスビット28が“0
゛の時、アンド回路83をオンとして、1回の16ハイ
トストアオペレーシヨンを指示する。
“1”であって、且つストアアドレスビット28が“0
゛の時、アンド回路83をオンとして、1回の16ハイ
トストアオペレーシヨンを指示する。
当該オペレーションは、16バイト境界に跨らない1ら
バイト以下のストアデータの時選択され、第2図の■の
例が該当する。
バイト以下のストアデータの時選択され、第2図の■の
例が該当する。
C)は、オア回路81のバイトマークビソトの何れかが
1゛であって、且つストアアドレスビット28が1゛の
時、アンド回路83をオンとして、2回の8バイトスト
アオペレーションを指示する。
1゛であって、且つストアアドレスビット28が1゛の
時、アンド回路83をオンとして、2回の8バイトスト
アオペレーションを指示する。
当該オペレーションは、16バイト境界に跨る16バイ
ト以下のストアデータの時選択され、第2図の■の例か
該当する。
ト以下のストアデータの時選択され、第2図の■の例か
該当する。
主記憶装置においては、8バイト境界内の8バイトスト
アオペレーションと、16バイト境界内の16バイトス
トアオペレーションを受は付けるように構成されていて
、両ストアオペレーションは共に、2サイクルでストア
動作を完了する。8バイトオペレーシヨンの場合は、2
サイクル間ストアデータ、及びバイトマークを主記憶装
置に歯山する必要があり、16バイトストアオペレーシ
ョンの場合は、■サイクル目で上位8バイト、又は8ビ
ツト、2サイクル目で下位8バイト、又は8ビツトのス
トアデータ、及びバイトマークを送出する必要がある。
アオペレーションと、16バイト境界内の16バイトス
トアオペレーションを受は付けるように構成されていて
、両ストアオペレーションは共に、2サイクルでストア
動作を完了する。8バイトオペレーシヨンの場合は、2
サイクル間ストアデータ、及びバイトマークを主記憶装
置に歯山する必要があり、16バイトストアオペレーシ
ョンの場合は、■サイクル目で上位8バイト、又は8ビ
ツト、2サイクル目で下位8バイト、又は8ビツトのス
トアデータ、及びバイトマークを送出する必要がある。
又、両ストアオペレーションは2サイクル間、ストアア
ドレス、及びストアオペレーションの種別を示すコマン
ドを送出する。16バイトストアオペレーションの場合
、ストアアドレスとしては16バイト境界のアドレスを
必要とする。
ドレス、及びストアオペレーションの種別を示すコマン
ドを送出する。16バイトストアオペレーションの場合
、ストアアドレスとしては16バイト境界のアドレスを
必要とする。
主記憶装置における上記動作を、第3図で示したa)〜
C)のストアオペレーションに適用すると、第4図に示
すタイミングとなる。
C)のストアオペレーションに適用すると、第4図に示
すタイミングとなる。
先ず、a)の1回の8バイトストアオペレーシヨンの場
合、セレクタIB、 セレクタ2Bにより、データレジ
スタIAの上位8バイトと、バイトマークレジスタ2A
の上位8ヒツトが、それぞれのストアバッファで選択さ
れ、続いてセレクタIC,2C,3Bでアウトポインタ
7の示すストアバッファのデータレジスタ1^、バイト
マークレジスタ2A、ストアアドレスレジスタ・3八が
選択され、それぞれデータ転送ハス12、バイトマーク
転送ハス13.ストアアドレス転送バス15に2サイク
ル間送出される。 (21〜23参照) この時、ストアオペレーションコマンドバス14には、
ストア制御回路8から、上記り回の8バイトストアオペ
レーションが2サイクル間指示される。 (20参照) 次に、 b)の1回の16バイトストアオペレーション
の場合、1サイクル目はデータレジスタLAの上位8バ
イトと、バイトマークレジスタ2Aの上位8ピントが、
セレクタIB、セレクタ2Bにより選択され、2サイク
ル目は、データレジスタIAの下位8バイトと、バイト
マークレジスタ2Aの下位8ビツトが選択され、両サイ
クル共、セレクタIC,2C,3Bの動作は、上記a)
の場合と同じである。(25〜27参照) この時、ストアオペレーションコマンドバス14には2
サイクル間、16バイトストアオペレーションか指示さ
れる。(24参照) 次に、c)の2回の8バイトストアオペレーションの場
合、始めの2サイクル間はデータレジスタLAの上位8
バイトと、バイトマークレジスタ2Aの上位8ビツトが
、セレクタIB、セレクタ2Bにより選択され、それに
続く2サイクル間は、データレジスタIAの一ト位8パ
・イトと、バイトマークレジスタ2Aの下位8ビツトか
選択され、両2サイクル共(即ち、4サイクル間)、セ
レクタlc、2c、3Bの動作は、上記a)の場合と回
しである。但し、この場合は、2回の8バイトストアオ
ペレーションとなる為、始めの2サイクル゛間はセレク
タ3Bで選択さ′ れたストアアドレスの値がその侭、
それに続く2サイクル間はその値に加算器16で、8を
加算した値がストアアドレス転送バス15に送出される
。(29、,30,31参照) この時、ストアオペレーションコマンドバス14には、
諜亥4サイクル共、8バイトストアオペレーションが指
示される。 (28参照) このようにして、本発明においては、16バイト境界内
の16バイト以下の主記憶装置に対するストア要求、或
いは1つの8バイト境界に跨る16バイト以下の主記憶
装置に対するストア要求が、8バイト幅のデータ転送パ
スで、効率良く処理できる特徴がある。
合、セレクタIB、 セレクタ2Bにより、データレジ
スタIAの上位8バイトと、バイトマークレジスタ2A
の上位8ヒツトが、それぞれのストアバッファで選択さ
れ、続いてセレクタIC,2C,3Bでアウトポインタ
7の示すストアバッファのデータレジスタ1^、バイト
マークレジスタ2A、ストアアドレスレジスタ・3八が
選択され、それぞれデータ転送ハス12、バイトマーク
転送ハス13.ストアアドレス転送バス15に2サイク
ル間送出される。 (21〜23参照) この時、ストアオペレーションコマンドバス14には、
ストア制御回路8から、上記り回の8バイトストアオペ
レーションが2サイクル間指示される。 (20参照) 次に、 b)の1回の16バイトストアオペレーション
の場合、1サイクル目はデータレジスタLAの上位8バ
イトと、バイトマークレジスタ2Aの上位8ピントが、
セレクタIB、セレクタ2Bにより選択され、2サイク
ル目は、データレジスタIAの下位8バイトと、バイト
マークレジスタ2Aの下位8ビツトが選択され、両サイ
クル共、セレクタIC,2C,3Bの動作は、上記a)
の場合と同じである。(25〜27参照) この時、ストアオペレーションコマンドバス14には2
サイクル間、16バイトストアオペレーションか指示さ
れる。(24参照) 次に、c)の2回の8バイトストアオペレーションの場
合、始めの2サイクル間はデータレジスタLAの上位8
バイトと、バイトマークレジスタ2Aの上位8ビツトが
、セレクタIB、セレクタ2Bにより選択され、それに
続く2サイクル間は、データレジスタIAの一ト位8パ
・イトと、バイトマークレジスタ2Aの下位8ビツトか
選択され、両2サイクル共(即ち、4サイクル間)、セ
レクタlc、2c、3Bの動作は、上記a)の場合と回
しである。但し、この場合は、2回の8バイトストアオ
ペレーションとなる為、始めの2サイクル゛間はセレク
タ3Bで選択さ′ れたストアアドレスの値がその侭、
それに続く2サイクル間はその値に加算器16で、8を
加算した値がストアアドレス転送バス15に送出される
。(29、,30,31参照) この時、ストアオペレーションコマンドバス14には、
諜亥4サイクル共、8バイトストアオペレーションが指
示される。 (28参照) このようにして、本発明においては、16バイト境界内
の16バイト以下の主記憶装置に対するストア要求、或
いは1つの8バイト境界に跨る16バイト以下の主記憶
装置に対するストア要求が、8バイト幅のデータ転送パ
スで、効率良く処理できる特徴がある。
以上、詳細に説明したように、本発明のストアバッファ
制御方式は、16バイト幅のデータレジスタ、及び16
ビツト幅のバイトマークレジスタに格納されている中央
処理装置からのストア要求を、バイトマークレジスタ、
及びストアアドレスレジスタの内容から判断して、1回
の8バイトストアオペレーシヨン、1回の16八゛イト
ストアオペレージ田ン、又は2回の8バイトストアオペ
レーションとに弁別して、該ストアバッファ装置と主記
憶装置との間に設けられている8バイト幅のデータ転送
バス、及び8バイト幅のバイトマーク転送ハスを用いて
行うことができるようにしたものであるので、従来例で
はみられない8バイト境界であり、且つ16バイト境界
である境界の1つに跨る16バイト以下のストアデータ
を保持することができるストアバッファから主記憶装置
へ転送する手段を与えることができ、又該ストアバッフ
ァ装置と主記憶装置間のハードウェア量を増大させるこ
となく、両装置間のデータ転送効率を向上させることが
できる効果がある。
制御方式は、16バイト幅のデータレジスタ、及び16
ビツト幅のバイトマークレジスタに格納されている中央
処理装置からのストア要求を、バイトマークレジスタ、
及びストアアドレスレジスタの内容から判断して、1回
の8バイトストアオペレーシヨン、1回の16八゛イト
ストアオペレージ田ン、又は2回の8バイトストアオペ
レーションとに弁別して、該ストアバッファ装置と主記
憶装置との間に設けられている8バイト幅のデータ転送
バス、及び8バイト幅のバイトマーク転送ハスを用いて
行うことができるようにしたものであるので、従来例で
はみられない8バイト境界であり、且つ16バイト境界
である境界の1つに跨る16バイト以下のストアデータ
を保持することができるストアバッファから主記憶装置
へ転送する手段を与えることができ、又該ストアバッフ
ァ装置と主記憶装置間のハードウェア量を増大させるこ
となく、両装置間のデータ転送効率を向上させることが
できる効果がある。
第1図は本発明の一実施例を模式的に示した図。
第2図は本発明を実施して、ストアバッファに格納され
た中央処理装置からのストア要求の例を示した図。 第3図はストア制御回路の一例を示した図。 第4図は本発明を実施してストアオペレーションを行う
場合の動作をタイムチャートで示した図。 第5図は従来方式の一例を模式的に示した図。 第6図は従来方式の他の例を模式的に示した図。 である。 図面において、 IAはデータレジスタ。 2八はバイトマークレジスタ。 3八はストアアドレスレジスタ。 1B、2B、3B、IG、2G、2Dはセレクタ。 4はアライン回路(AL)。 5はバイトマーク生成回路(IIM) 。 6はインポインタ3 7はアウトポインタ。 8はストア制御回路、 9はストアデータバス。 10はストアレングスバス。 11はストアアドレスバス。 12はデータ転送パス。 13はバイトマーク転送バス。 14はストアオペレーションコマンドバス。 15はストアアドレス転送ハス。 16は加算器。 をそれぞれ示す。 茶 1 目 qz 目 茶 3 囚 茶 48 1i)l目1113パイ>スト?オヘーレーションb)
I M =a 14ツマイトスト7オへOレーショ
ン予 5gl
た中央処理装置からのストア要求の例を示した図。 第3図はストア制御回路の一例を示した図。 第4図は本発明を実施してストアオペレーションを行う
場合の動作をタイムチャートで示した図。 第5図は従来方式の一例を模式的に示した図。 第6図は従来方式の他の例を模式的に示した図。 である。 図面において、 IAはデータレジスタ。 2八はバイトマークレジスタ。 3八はストアアドレスレジスタ。 1B、2B、3B、IG、2G、2Dはセレクタ。 4はアライン回路(AL)。 5はバイトマーク生成回路(IIM) 。 6はインポインタ3 7はアウトポインタ。 8はストア制御回路、 9はストアデータバス。 10はストアレングスバス。 11はストアアドレスバス。 12はデータ転送パス。 13はバイトマーク転送バス。 14はストアオペレーションコマンドバス。 15はストアアドレス転送ハス。 16は加算器。 をそれぞれ示す。 茶 1 目 qz 目 茶 3 囚 茶 48 1i)l目1113パイ>スト?オヘーレーションb)
I M =a 14ツマイトスト7オへOレーショ
ン予 5gl
Claims (1)
- N(但し、Nは正の整数)バイトを基本アクセスの単位
とする主記憶装置を具備したデータ処理装置において、
2Nバイト幅のデータレジスタと、該データレジスタ内
のデータの各バイトの有効性を示すフラグを置くバイト
マークレジスタと、データレジスタ内のデータのストア
先である主記憶装置のアドレスを示すストアアドレスレ
ジスタを1個宛有する1組のストアバッファを複数組備
え、各ストアバッファには上記主記憶装置の2Nバイト
境界内の2Nバイト以下の主記憶装置に対するストア要
求、或いは上記Nバイト境界の1つに跨る2Nバイト以
下の主記憶装置に対するストア要求を格納できるストア
バッファ装置において、該主記憶装置にストアを行う場
合、バイトマークレジスタ、及びストアアドレスレジス
タの内容によって制御され、Nバイト境界に跨らないN
バイト以内のストアデータであれば1回のNバイトスト
アオペレーションとする手段と、2Nバイト境界に跨ら
ない2Nバイト以内のストアデータであれば、1回の2
Nバイトストアオペレーションとする手段と、2Nバイ
ト境界に跨る2Nバイト以内のストアデータであれば2
回のNバイトストアオペレーションとする手段とを設け
、それぞれの手段によって生起したストアオペレーショ
ンに対応して、上記データレジスタ、バイトマークレジ
スタ、及びストアアドレスレジスタの内容を主記憶装置
に転送することを特徴とするストアバッファ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59241211A JPS61118854A (ja) | 1984-11-15 | 1984-11-15 | ストアバツフア制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59241211A JPS61118854A (ja) | 1984-11-15 | 1984-11-15 | ストアバツフア制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61118854A true JPS61118854A (ja) | 1986-06-06 |
Family
ID=17070850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59241211A Pending JPS61118854A (ja) | 1984-11-15 | 1984-11-15 | ストアバツフア制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61118854A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01305438A (ja) * | 1988-06-02 | 1989-12-08 | Nec Corp | ホストコンピュータ |
EP2607128A2 (en) | 2011-12-22 | 2013-06-26 | Nishikawa Rubber Co., Ltd. | Seal member of automobile door |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58169269A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | デ−タ転送制御方式 |
-
1984
- 1984-11-15 JP JP59241211A patent/JPS61118854A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58169269A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | デ−タ転送制御方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01305438A (ja) * | 1988-06-02 | 1989-12-08 | Nec Corp | ホストコンピュータ |
EP2607128A2 (en) | 2011-12-22 | 2013-06-26 | Nishikawa Rubber Co., Ltd. | Seal member of automobile door |
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