JPS61118854A - ストアバツフア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置と主記憶装置との間に設けられ
たストアバッファ装置において、該ストアバッファ装置
に一時格納されたデータを効率良く主記憶装置に転送す
るストアバッファ制御方式最近のデータ処理装置におい
ては、一連のプログラムを実行する場合、該プログラム
のアドレス分布の局所性に着目して、容量は小さいが、
主記憶装置に対して高速のバッファメモリを設けること
により、命令の処理を高速化していることは周知の通り
である。

該バッファメモリをストアスル一方式で用いる場合、ス
トアアクセスに関しては、中央処理装置内にストアバッ
ファレジスタを設け、主記憶装置に対するストアアクセ
スの集中を緩和することにより、中央処理装置からの主
記憶装置にたいするストアアクセスの見掛は上のアクセ
スタイムを短縮する方法が知られている。

即ち、主記憶装置に対するストアアクセスの平均化を図
ることによって、中央処理装置における処理能力の向上
を図ろうとするものである。

この場合、主記憶装置側においては、経済性指向から、
一般に、例えば８バイトを基本アクセスの単位としてお
り、中央処理装置と主記憶装置との間も、８バイト幅の
データバスで接続されている。又、中央処理装置と主記
憶装置間の転送時間は、中央処理装置における処理時間
に比べて長い為、ストア要求の応答が返ってきて、次の
ストア要求を送出する迄に、中央処理装置における演裏
サイクルの２サイクル分の時間が必要となる。

従って、こうした８バイトを基本アクセスの車。

位、一般ににＮバイトを基本アクセスの単位とする主記
憶装置に対して、上記ストアバッファ装置を設けた場合
、該Ｎバイトを基本アクセスの単位とする、上記主記憶
装置に適合したストアバ・ソファ制御方式が要求される
。

〔従来の技術〕

例えば、８バイトを基本アクセスの単位とする主記憶装
置（図示せず、以下同じ）に対して設けられている、従
来方式のストアバッファ装置の構成を第５図、第６図で
模式的に示す。第５図は該ストアバッファ装置において
、データレジスタのデータ幅を、例えば８バイトとした
例を示したものであり、第６図は該データレジスタの幅
を、２ｘ８＝１６バイトとした例を示しており、両図に
おり いて、同じ記号は機能的に同じ対象物を示している。

上記、何れの方法においても、当該ストアバッファ装置
は、中央処理装置（図示せず、以下同じ）からのストア
データを一時保持するデータレジスタＩＡと、該データ
レジスタＩＡの各バイトの有効性を示すフラグを置くハ
イ′トマークレジスタ２Ａを１個宛有する１組のストア
バッファを複数組（本図では、４組）備えている。

本図において、アライン回路（＾Ｌ）　４は、中央処理
装置から送られてきたストアデータを、主記憶装置の８
バイト境界（即ち、８バイトを基本アクセスの単位とす
る為の境界）を守る為に、該中央処理装置から送られて
きているストアアドレスを用いて整列させる機能を有す
る。

又、バイトマーク生成回路（ＢＭ）５は中央処理装置か
ら送られてくるストアアドレスと、ストアレングスを基
に、上記ストアデータに対応したバイトマークを生成す
る機能を有する。

第５図のデータレジスタＩＡの語長が８バイトの場合に
は、主記憶装置の８バイト境界に跨らない８バイト以内
のストア要求を、インポインタ６が示す１ｍのストアバ
ッファに格納し、主記憶装置への転送が可能になった時
点（主記憶装置がビジーでない時であると、２サイクル
に１回の割合）において、主記憶装置に対してストア要
求を送出すると共に、データレジスタＬＡ、バイトマー
クレジスタ２Ａ、ストアアドレスレジスタ３Ａの内、ア
ウトポインタ７の示す１組の内容を、それぞれセレクタ
ＩＣ，２Ｃ，３Ｂで選択し、データ転送バス１２．バイ
トマーク転送バス１３．ストアアドレス転送バス１５を
通して、主記憶装置に転送していた。

第６図は、第５図の例において生じる後述の問題点を改
良する為に、１６ハイト幅のデータレジスタＩＡと、そ
れに対応したバイトマークレジスタ２Ａを設けた例であ
る。

中央処理装置からのストア要求には、データ幅が８バイ
ト以下のものと、１６バイトのものがあるが、本例にお
いては、１６バイト境界内の１６ハイトのデータを、１
つのストアバッファ　（即、ち、データレジスタｌ＾、
バイトマークレジスタ２Ａ）に格納することができ、又
８バイト以下のデータで、主記憶装置の８バイト境界を
跨るデータの場合も同様に、１つのストアバッファに格
納することができると云う特徴がある。

〔発明が解決しようとする問題点〕

上記従来方式の内、第５図の例においては、主記憶装置
の８バイト境界を跨らない８バイト以内のストアデータ
を、データレジスタ１＾に格納できるだけであるので、
該ストアバッファ装置で中央処理装置から短時間に多数
のストア要求が送出されると、空き状態のストアバッフ
ァは直ぐに無くなり、中央処理装置はその後の命令の処
理を中断しなければならないと云う問題が生じる。

次に、第６図の例においては、当該ストアパフノア上に
ある中央処理装置からのストア要求、即ち主記憶装置の
１６バイト境界内の■６ハイト以下のデータのストア要
求、或いは１つの８バイト境界に跨る８バイト以Ｆのデ
ータのストア要求を、その優生記憶装置に送る方法とな
るが、この場合には、８バイト境界であり、且つ１６バ
イト境界である境界の１つに跨る１６バイト以下のスト
アデータを、１つのストアバッファに保持することがで
きなく、又当該ストアバッファ装置と、主記憶装置との
間には１６バイト幅のデータに対応するデータ転送バス
１２．及び１６ビツト幅のバイトマーク転送パスが必要
となり、ハードウェア量が増大すると云う問題が生じる
。

本発明は上記従来の欠点に鑑み、例えば１６バイト幅の
データレジスタ、及び１６ビツト幅のバイトマークレジ
スタに格納されている中央処理装置からのストア要求を
、バイトマークレジスタと、ストアアドレスレジスタの
内容から、８バイト幅のデータ転送バス、及び８ビット
幅のバイトマーク転送パスを用いて行い、ストアバッフ
ァ装置と主記憶装置間のハードウェア量を増大させるこ
となく、且つ両装置間のデータ転送効率を向上させる方
法を提供することを目的とするものである。

〔問題点を解決する為の手段〕

この目的は、バイトマークレジスタ、及びストアアドレ
スレジスタの内容によって制御され、例えば８バイト境
界に跨らない８バイト以内のストアデータであれば１回
の８バイトストアオペレーションとする手段と、１６バ
イト境界に跨らない１６バイト以内のストアデータであ
れば、１回の１６バイトストアオペレーションとする手
段と、１６ハイト境界に跨る１６ハイト以丙のストアデ
ータであれば２回の８バイトストアオペレーシヨンとす
る手段とを設け、それぞれの手段によって生起したスト
アオペレーションに対応して、上記データレジスタ、バ
イトマークレジスタ、及びストアアドレスレジスタの内
容を主記憶装置に転送する本発明のストアバッファ制御
方式によって達成される。

〔作用〕

即ち、本発明によれば、例えば１６ハイト幅のデータレ
ジスタ、及び１６ヒント幅のバイトマークレジスタに格
納されている中央処理装置からのストア要求を、バイト
マークレジスタ、及びストアアドレスレジスタの内容か
ら判断して、１回の８バイトストアオペレーション、１
回の１６バイトストアオペレーション、又は２回の８バ
イトストアオペレーシヨンとに弁別して、該ストアバッ
ファ装置と主記憶装置との間に設けられてりる８バイト
幅のデータ転送バス、及び８ビット幅のバイトマーク転
送パスを用いて行うことができるようにしたものである
ので、従来例ではみられない８バイト境界であり、且つ
１６バイト境界である境界の１つに跨る１６バイト以下
のストアデータを保持することができるストアバッファ
から主記憶装置へ転送する手段を与えることができ、又
該ストアバッファ装置と主記憶装置間のハードウェア量
を増大させることなく、両装置間のデータ転送効率を向
上させることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を模式的に示した図であり、
第２図は本発明を実施してストアバッファに格納された
中央処理装置からのストア要求の例を示した図であり、
第３図は本発明の主眼となるストアオペレーションの生
成回路を示した図であり、第４図は本発明を実施して、
ストアオペレーションを行う場合の動作をタイムチャー
Ｉ・で示した図である。　　　　゛ 第１図において、第５図、第６図と同じ記号は同じ対象
物を示し、セレクタ２Ｄ、ストア制御回路８、及び加算
器１６が本発明を実施するのに必要な機能ブロックであ
る。

第１図に示した本ストアバッファ装置においても、４組
のストアバッファを備えており、各ストアバッファは、
例えば１６バイト幅のデータレジスタＩＡと、１６バイ
ト分のバイトマークレジスタ２Ａと。

ストアアドレスレジスタ３Ａを備えている。

今、中央処理装置からストア要求があると、ストアデー
タバス９から８バイト幅のストアデータ。

ストアレングスパス１０から当＝亥ストアデータの内、
実際に主記憶装置にストアすべきバイトの長さを示すス
トアレングス、ストアアドレスバスｌｌから該ストアデ
ータのストア先である主記憶装置上のアドレスが送られ
て（る。

本ストアバッファ装置内においては、主記憶装置におけ
るアドレス空間が、例えば８バイト境界になっているこ
とに鑑み、上記ストアアドレスを基に、アライン回路（
ＡＬ）　４を用いてストアデータを整列させる。

又、上記ストアアドレス、及びストアレングスを基に、
上記整列されたストアデータに対応したバイトマークを
バイトマーク生成回路（ＢＭ）５を用いて生成する。

上記ストアデータ、及びバイトマークを、インポインタ
６で示されるストアバッファのデータレングスＬＡ、及
びバイトマークレジスタ２Ａにそれぞれ格納し、ストア
アドレスバス１１からのストアアドレスの下位３ビツト
をＯ”とした値（この下位３ビツトは、実際にはストア
アドレスバスジスタ３Ａに保持する必要はなく、又主記
憶装置に転送する必要もない）を、ストアアドレスレジ
スタ３Ａに格納する。

続いて、図示していない比較回路において、ストアアド
レスバス１１から送られてきたストアアドレスと、現在
インポインタ６で示されているストアアドレスレジスタ
の値とを比較し、既にストアバッファに格納されている
ストア要求に、今回のストア要求が併合可能であるかを
判断し、若し併合可能であれば、アライン回路（ＡＬ）
　４．及びバイトマーク生成回路（ＢＭ）５を通して、
上記データレジスタＩＡ、及びバイトマークレジスタ２
Ａに併合される。

例えは、今回のストアデータのストアアドレスが、既に
データレジスタ１６に格納されでいるストアデータに連
続したアドレスで、且つ総データ量が次の１６バイト境
界を越えない場合には、同じデータレジスタ１八に併合
（具体的には、該データレジスタＩＡにパーシャルスト
アを行う）することかできる。

以上の方法によって、１組のストアバッファに格納され
た中央処理装置からのストア要求データの例を第２図に
示す。

本図において、ストアアドレスはビット表示で、ビット
２８〜３１を、ストアデータはアライン回路（Ａし）４
において整列して得られた有効なバイトを斜線で、又バ
イトマークは対応するバイトが有効な時は°１゛、無効
の時は′０゛として示されている。

■、■の例は、８バイト境界、又は１６ハイト境界を跨
らない８バイト以下のストアデータの場合を示し、■の
例は１６バイト境界に跨らない１６ハイ　　　　゛ト以
内のストアデータの場合を示し、■は１６ハイト境界を
跨る１６バイト以内のストアデータの場合を示している
。

中央処理装置からのストアデータは、総て上記■〜■の
何れかの例に当てはめることができる。

例えば、８バイト境界を跨る８バイト以内のストアデー
タは、上記■、又は■に当てはめることができる。

このようなストアデータを、本発明を実施して主記憶装
置にストアする場合のストアオペレーションを第１図、
第２図を参照しながら、第３図。

第４図によって説明する。

先ず、ストアバッファに格納済みの中央処理装置からの
ストア要求の内、アウトポインタ７で示されるストアバ
ッファのバイトマークレジスタ２パノヒツト８〜１５．
　＆［’ストアアドレスレジスタ３Ａの値がセレクタ２
Ｄ、３Ｂによって選択される。

ストア制御回路８は、このバイトマークビット８〜１５
．及びストアアドレスビット２８を用いて、第３図に示
す論理回路によって、本発明のストアオペレーションを
選択する。

本図のａ）はオア回路８１が論理°ｏ°の時、即ちバイ
トマークビット８〜１５が全°ｏ′の時、否定回路８２
をオンとして、１回の８バイトストアオペレーシヨンを
指示する。

当３亥ストアオペレーションは、８バイト境界に跨らな
い８バイト以内のストアデータの時に選択され、第２図
の■、■の例が該当する。

一般に、８バイト境界に跨らない８バイト以内のストア
データは、データレジスタＩＡの上位の８バイトにアラ
インされるので、上記のような選択ができることになる
。

ｂ）は、オア回路８１のバイトマークピントの何れかが
“１”であって、且つストアアドレスビット２８が“０
゛の時、アンド回路８３をオンとして、１回の１６ハイ
トストアオペレーシヨンを指示する。

当該オペレーションは、１６バイト境界に跨らない１ら
バイト以下のストアデータの時選択され、第２図の■の
例が該当する。

Ｃ）は、オア回路８１のバイトマークビソトの何れかが
１゛であって、且つストアアドレスビット２８が１゛の
時、アンド回路８３をオンとして、２回の８バイトスト
アオペレーションを指示する。

当該オペレーションは、１６バイト境界に跨る１６バイ
ト以下のストアデータの時選択され、第２図の■の例か
該当する。

主記憶装置においては、８バイト境界内の８バイトスト
アオペレーションと、１６バイト境界内の１６バイトス
トアオペレーションを受は付けるように構成されていて
、両ストアオペレーションは共に、２サイクルでストア
動作を完了する。８バイトオペレーシヨンの場合は、２
サイクル間ストアデータ、及びバイトマークを主記憶装
置に歯山する必要があり、１６バイトストアオペレーシ
ョンの場合は、■サイクル目で上位８バイト、又は８ビ
ツト、２サイクル目で下位８バイト、又は８ビツトのス
トアデータ、及びバイトマークを送出する必要がある。

又、両ストアオペレーションは２サイクル間、ストアア
ドレス、及びストアオペレーションの種別を示すコマン
ドを送出する。１６バイトストアオペレーションの場合
、ストアアドレスとしては１６バイト境界のアドレスを
必要とする。

主記憶装置における上記動作を、第３図で示したａ）〜
Ｃ）のストアオペレーションに適用すると、第４図に示
すタイミングとなる。

先ず、ａ）の１回の８バイトストアオペレーシヨンの場
合、セレクタＩＢ、　セレクタ２Ｂにより、データレジ
スタＩＡの上位８バイトと、バイトマークレジスタ２Ａ
の上位８ヒツトが、それぞれのストアバッファで選択さ
れ、続いてセレクタＩＣ，２Ｃ，３Ｂでアウトポインタ
７の示すストアバッファのデータレジスタ１＾、バイト
マークレジスタ２Ａ、ストアアドレスレジスタ・３八が
選択され、それぞれデータ転送ハス１２、バイトマーク
転送ハス１３．ストアアドレス転送バス１５に２サイク
ル間送出される。　（２１〜２３参照） この時、ストアオペレーションコマンドバス１４には、
ストア制御回路８から、上記り回の８バイトストアオペ
レーションが２サイクル間指示される。　（２０参照） 次に、　ｂ）の１回の１６バイトストアオペレーション
の場合、１サイクル目はデータレジスタＬＡの上位８バ
イトと、バイトマークレジスタ２Ａの上位８ピントが、
セレクタＩＢ、セレクタ２Ｂにより選択され、２サイク
ル目は、データレジスタＩＡの下位８バイトと、バイト
マークレジスタ２Ａの下位８ビツトが選択され、両サイ
クル共、セレクタＩＣ，２Ｃ，３Ｂの動作は、上記ａ）
の場合と同じである。（２５〜２７参照） この時、ストアオペレーションコマンドバス１４には２
サイクル間、１６バイトストアオペレーションか指示さ
れる。（２４参照） 次に、ｃ）の２回の８バイトストアオペレーションの場
合、始めの２サイクル間はデータレジスタＬＡの上位８
バイトと、バイトマークレジスタ２Ａの上位８ビツトが
、セレクタＩＢ、セレクタ２Ｂにより選択され、それに
続く２サイクル間は、データレジスタＩＡの一ト位８パ
・イトと、バイトマークレジスタ２Ａの下位８ビツトか
選択され、両２サイクル共（即ち、４サイクル間）、セ
レクタｌｃ、２ｃ、３Ｂの動作は、上記ａ）の場合と回
しである。但し、この場合は、２回の８バイトストアオ
ペレーションとなる為、始めの２サイクル゛間はセレク
タ３Ｂで選択さ′　れたストアアドレスの値がその侭、
それに続く２サイクル間はその値に加算器１６で、８を
加算した値がストアアドレス転送バス１５に送出される
。（２９、，３０，３１参照） この時、ストアオペレーションコマンドバス１４には、
諜亥４サイクル共、８バイトストアオペレーションが指
示される。　（２８参照） このようにして、本発明においては、１６バイト境界内
の１６バイト以下の主記憶装置に対するストア要求、或
いは１つの８バイト境界に跨る１６バイト以下の主記憶
装置に対するストア要求が、８バイト幅のデータ転送パ
スで、効率良く処理できる特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のストアバッファ
制御方式は、１６バイト幅のデータレジスタ、及び１６
ビツト幅のバイトマークレジスタに格納されている中央
処理装置からのストア要求を、バイトマークレジスタ、
及びストアアドレスレジスタの内容から判断して、１回
の８バイトストアオペレーシヨン、１回の１６八゛イト
ストアオペレージ田ン、又は２回の８バイトストアオペ
レーションとに弁別して、該ストアバッファ装置と主記
憶装置との間に設けられている８バイト幅のデータ転送
バス、及び８バイト幅のバイトマーク転送ハスを用いて
行うことができるようにしたものであるので、従来例で
はみられない８バイト境界であり、且つ１６バイト境界
である境界の１つに跨る１６バイト以下のストアデータ
を保持することができるストアバッファから主記憶装置
へ転送する手段を与えることができ、又該ストアバッフ
ァ装置と主記憶装置間のハードウェア量を増大させるこ
となく、両装置間のデータ転送効率を向上させることが
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を模式的に示した図。 第２図は本発明を実施して、ストアバッファに格納され
た中央処理装置からのストア要求の例を示した図。 第３図はストア制御回路の一例を示した図。 第４図は本発明を実施してストアオペレーションを行う
場合の動作をタイムチャートで示した図。 第５図は従来方式の一例を模式的に示した図。 第６図は従来方式の他の例を模式的に示した図。 である。 図面において、 ＩＡはデータレジスタ。 ２八はバイトマークレジスタ。 ３八はストアアドレスレジスタ。 １Ｂ、２Ｂ、３Ｂ、ＩＧ、２Ｇ、２Ｄはセレクタ。 ４はアライン回路（ＡＬ）。 ５はバイトマーク生成回路（ＩＩＭ）　。 ６はインポインタ３　　７はアウトポインタ。 ８はストア制御回路、　９はストアデータバス。 １０はストアレングスバス。 １１はストアアドレスバス。 １２はデータ転送パス。 １３はバイトマーク転送バス。 １４はストアオペレーションコマンドバス。 １５はストアアドレス転送ハス。 １６は加算器。 をそれぞれ示す。 茶　１　目 ｑｚ　　目 茶　３　囚 茶　４８ １ｉ）ｌ目１１１３パイ＞スト？オヘーレーションｂ）
　　Ｉ　Ｍ　＝ａ　１４ツマイトスト７オへＯレーショ
ン予　５ｇｌ

Claims (1)

【特許請求の範囲】
1. Ｎ（但し、Ｎは正の整数）バイトを基本アクセスの単位
   とする主記憶装置を具備したデータ処理装置において、
   ２Ｎバイト幅のデータレジスタと、該データレジスタ内
   のデータの各バイトの有効性を示すフラグを置くバイト
   マークレジスタと、データレジスタ内のデータのストア
   先である主記憶装置のアドレスを示すストアアドレスレ
   ジスタを１個宛有する１組のストアバッファを複数組備
   え、各ストアバッファには上記主記憶装置の２Ｎバイト
   境界内の２Ｎバイト以下の主記憶装置に対するストア要
   求、或いは上記Ｎバイト境界の１つに跨る２Ｎバイト以
   下の主記憶装置に対するストア要求を格納できるストア
   バッファ装置において、該主記憶装置にストアを行う場
   合、バイトマークレジスタ、及びストアアドレスレジス
   タの内容によって制御され、Ｎバイト境界に跨らないＮ
   バイト以内のストアデータであれば１回のＮバイトスト
   アオペレーションとする手段と、２Ｎバイト境界に跨ら
   ない２Ｎバイト以内のストアデータであれば、１回の２
   Ｎバイトストアオペレーションとする手段と、２Ｎバイ
   ト境界に跨る２Ｎバイト以内のストアデータであれば２
   回のＮバイトストアオペレーションとする手段とを設け
   、それぞれの手段によって生起したストアオペレーショ
   ンに対応して、上記データレジスタ、バイトマークレジ
   スタ、及びストアアドレスレジスタの内容を主記憶装置
   に転送することを特徴とするストアバッファ制御方式。