JPH06309169A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06309169A JPH06309169A JP5100755A JP10075593A JPH06309169A JP H06309169 A JPH06309169 A JP H06309169A JP 5100755 A JP5100755 A JP 5100755A JP 10075593 A JP10075593 A JP 10075593A JP H06309169 A JPH06309169 A JP H06309169A
- Authority
- JP
- Japan
- Prior art keywords
- register
- registers
- register file
- information
- bank switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 この発明は、レジスタバンクの切替え時間を
短縮した情報処理装置を提供することを目的とする。 【構成】 この発明は、グル−プ単位でレジスタの情報
の退避、回復が管理されるレジスタファイル２と、レジ
スタファイル２との間で専用バスを介して情報がグル−
プ単位で退避、回復される内蔵ＲＡＭ３と、退避前後又
は回復前後に使用するレジスタをグル−プ単位で指定す
る情報に基づいて判別された退避前後又は回復前後に共
通に使用されるレジスタのみをグル−プ単位で退避又は
回復するバンク切替え制御回路１とを有し、バンク切替
え制御回路１、レジスタファイル２及び内蔵ＲＡＭ３が
同一チップ上に形成されて構成される。
短縮した情報処理装置を提供することを目的とする。 【構成】 この発明は、グル−プ単位でレジスタの情報
の退避、回復が管理されるレジスタファイル２と、レジ
スタファイル２との間で専用バスを介して情報がグル−
プ単位で退避、回復される内蔵ＲＡＭ３と、退避前後又
は回復前後に使用するレジスタをグル−プ単位で指定す
る情報に基づいて判別された退避前後又は回復前後に共
通に使用されるレジスタのみをグル−プ単位で退避又は
回復するバンク切替え制御回路１とを有し、バンク切替
え制御回路１、レジスタファイル２及び内蔵ＲＡＭ３が
同一チップ上に形成されて構成される。
Description
【０００１】
【産業上の利用分野】本発明はレジスタバンク機能を有
する情報処理装置のバンク切替えに関する。
する情報処理装置のバンク切替えに関する。
【０００２】
【従来の技術】レジスタバンク切替えは、割り込みやサ
ブルーチンコールの際に行い、割り込み発生前もしくは
サブルーチンコールの前のＣＰＵ内部の汎用レジスタの
内容を一時的に退避したり、退避しておいた内容を汎用
レジスタに回復したりするのに使用される。
ブルーチンコールの際に行い、割り込み発生前もしくは
サブルーチンコールの前のＣＰＵ内部の汎用レジスタの
内容を一時的に退避したり、退避しておいた内容を汎用
レジスタに回復したりするのに使用される。
【０００３】このようなレジスタバンク機能の実現方法
の一つとして、汎用レジスタの退避先にシングルチップ
コンピュータのオンチップ内蔵ＲＡＭを使用して行う方
法がある。この時、高速なバンク切替えを行うために、
ＣＰＵと内蔵ＲＡＭをバンク切替え用の専用バスで接続
しデータ転送を行う。
の一つとして、汎用レジスタの退避先にシングルチップ
コンピュータのオンチップ内蔵ＲＡＭを使用して行う方
法がある。この時、高速なバンク切替えを行うために、
ＣＰＵと内蔵ＲＡＭをバンク切替え用の専用バスで接続
しデータ転送を行う。
【０００４】このような従来技術によるマイクロコンピ
ュータの構成図を図３に示す。
ュータの構成図を図３に示す。
【０００５】図３において、マイクロコンピュータは、
ＣＰＵ内部制御回路１０１とバンク切替え制御回路１０
２とレジスタファイル（１６ビット×１６本，Ｒ０−Ｒ
１５）１０３と内蔵ＲＡＭ１０４から構成される。バン
ク切替え制御回路１０２には、バンクポインタレジスタ
（ＢＰ）１０５とオールドバンクポインタレジスタ（Ｏ
ＢＰ）１０６が含まれる。
ＣＰＵ内部制御回路１０１とバンク切替え制御回路１０
２とレジスタファイル（１６ビット×１６本，Ｒ０−Ｒ
１５）１０３と内蔵ＲＡＭ１０４から構成される。バン
ク切替え制御回路１０２には、バンクポインタレジスタ
（ＢＰ）１０５とオールドバンクポインタレジスタ（Ｏ
ＢＰ）１０６が含まれる。
【０００６】バンク切替え制御回路１０２はＣＰＵ内部
制御回路１０１からバンク切替信号を受けとると、レジ
スタファイル１０３と内蔵ＲＡＭ１０４の間のデータ転
送の制御を開始する。バンク切替え制御回路１０２は内
蔵ＲＡＭ１０４へ、リードライト信号（ＢＲＷ）、イネ
ーブル信号（ＢＥＮ）の制御信号及びアドレス（ＢＡＤ
（７：０））を出力して内蔵ＲＡＭ１０４を制御する。
また、バンク切替え制御回路１０２はレジスタファイル
１０３へリードライト信号（ＲＲＷ）、イネーブル信号
（ＲＥＮ）、セレクト信号（ＲＳＥＬ（１：０））を出
力してレジスタファイル１０３の動作を制御する。さら
に、レジスタファイル１０３と内蔵ＲＡＭ１０４は６４
ビットのバス（ＢＮＫＢＵＳ）で接続されている。
制御回路１０１からバンク切替信号を受けとると、レジ
スタファイル１０３と内蔵ＲＡＭ１０４の間のデータ転
送の制御を開始する。バンク切替え制御回路１０２は内
蔵ＲＡＭ１０４へ、リードライト信号（ＢＲＷ）、イネ
ーブル信号（ＢＥＮ）の制御信号及びアドレス（ＢＡＤ
（７：０））を出力して内蔵ＲＡＭ１０４を制御する。
また、バンク切替え制御回路１０２はレジスタファイル
１０３へリードライト信号（ＲＲＷ）、イネーブル信号
（ＲＥＮ）、セレクト信号（ＲＳＥＬ（１：０））を出
力してレジスタファイル１０３の動作を制御する。さら
に、レジスタファイル１０３と内蔵ＲＡＭ１０４は６４
ビットのバス（ＢＮＫＢＵＳ）で接続されている。
【０００７】バンクポインタレジスタ（ＢＰ）１０５
は、バンク切替え後のレジスタファイル１０３の内蔵Ｒ
ＡＭ１０４上の写像領域の開始位置を指示する。オール
ドバンクポインタレジスタ（ＯＢＰ）１０６はバンク切
替え前のレジスタファイル１０３の写像領域の開始位置
を指示する。
は、バンク切替え後のレジスタファイル１０３の内蔵Ｒ
ＡＭ１０４上の写像領域の開始位置を指示する。オール
ドバンクポインタレジスタ（ＯＢＰ）１０６はバンク切
替え前のレジスタファイル１０３の写像領域の開始位置
を指示する。
【０００８】ＢＰ，ＯＢＰそれぞれは８×Ｎ（Ｎ＝０，
１，２，．．．．．）のバイトアドレスの値を保持し、
８バイト単位で内蔵ＲＡＭ１０４上のアドレスを、レジ
スタファイル１０３の転送領域の開始位置として指定で
きる。
１，２，．．．．．）のバイトアドレスの値を保持し、
８バイト単位で内蔵ＲＡＭ１０４上のアドレスを、レジ
スタファイル１０３の転送領域の開始位置として指定で
きる。
【０００９】このような構成において、割り込みやサブ
ルーチンコールが発生すると、ＣＰＵ内部制御回路１０
１はバンク切替え制御回路１０２にバンク切替信号をア
クティブにして出力し、バンク切替え制御回路１０２は
これを受けて、図４に示すように以下に示す動作を行
い、レジスタファイル１０３と内蔵ＲＡＭ１０４との間
のデータ転送の制御を行う。
ルーチンコールが発生すると、ＣＰＵ内部制御回路１０
１はバンク切替え制御回路１０２にバンク切替信号をア
クティブにして出力し、バンク切替え制御回路１０２は
これを受けて、図４に示すように以下に示す動作を行
い、レジスタファイル１０３と内蔵ＲＡＭ１０４との間
のデータ転送の制御を行う。
【００１０】まず、第１のクロックサイクルでバンク切
替信号がアクティブになると、バンク切替え制御回路１
０２はＲ０〜Ｒ３の６４ビット分のデータをＢＮＫＢＵ
Ｓに出力するようレジスタファイル１０３に指示を出
し、内蔵ＲＡＭ１０４に対してはＢＮＫＢＵＳ上のデー
タを内蔵ＲＡＭ１０４のＯＢＰ〜ＯＢＰ＋７のアドレス
を持つ領域に書き込むよう指示を出す。これにより、Ｒ
０〜Ｒ３のレジスタが内蔵ＲＡＭ１０４のＯＢＰ〜ＯＢ
Ｐ＋７の領域にストアされる。
替信号がアクティブになると、バンク切替え制御回路１
０２はＲ０〜Ｒ３の６４ビット分のデータをＢＮＫＢＵ
Ｓに出力するようレジスタファイル１０３に指示を出
し、内蔵ＲＡＭ１０４に対してはＢＮＫＢＵＳ上のデー
タを内蔵ＲＡＭ１０４のＯＢＰ〜ＯＢＰ＋７のアドレス
を持つ領域に書き込むよう指示を出す。これにより、Ｒ
０〜Ｒ３のレジスタが内蔵ＲＡＭ１０４のＯＢＰ〜ＯＢ
Ｐ＋７の領域にストアされる。
【００１１】次に、第２のクロックサイクルで、バンク
切替え制御回路１０２は、まずＲ４〜Ｒ７の６４ビット
分のデータをＢＮＫＢＵＳに出力するようレジスタファ
イル１０３に指示を出し、内蔵ＲＡＭ１０４に対しては
ＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ１０４のＯＢＰ＋
８〜ＯＢＰ＋１５のアドレスを持つ領域に書き込むよう
指示を出す。これにより、Ｒ４〜Ｒ７のレジスタが内蔵
ＲＡＭ１０４のＯＢＰ＋８〜ＯＢＰ＋１５の領域にスト
アされる。
切替え制御回路１０２は、まずＲ４〜Ｒ７の６４ビット
分のデータをＢＮＫＢＵＳに出力するようレジスタファ
イル１０３に指示を出し、内蔵ＲＡＭ１０４に対しては
ＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ１０４のＯＢＰ＋
８〜ＯＢＰ＋１５のアドレスを持つ領域に書き込むよう
指示を出す。これにより、Ｒ４〜Ｒ７のレジスタが内蔵
ＲＡＭ１０４のＯＢＰ＋８〜ＯＢＰ＋１５の領域にスト
アされる。
【００１２】次に、第３のクロックサイクルで、バンク
切替え制御回路１０２は、まずＲ８〜Ｒ１１の６４ビッ
ト分のデータをＢＮＫＢＵＳに出力するようレジスタフ
ァイル１０３に指示を出し、内蔵ＲＡＭ１０４に対して
はＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ１０４のＯＢＰ
＋１６〜ＯＢＰ＋２３のアドレスを持つ領域に書き込む
よう指示を出す。これにより、Ｒ８〜Ｒ１１のレジスタ
が内蔵ＲＡＭ１０４のＯＢＰ＋１６〜ＯＢＰ＋２３の領
域にストアされる。
切替え制御回路１０２は、まずＲ８〜Ｒ１１の６４ビッ
ト分のデータをＢＮＫＢＵＳに出力するようレジスタフ
ァイル１０３に指示を出し、内蔵ＲＡＭ１０４に対して
はＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ１０４のＯＢＰ
＋１６〜ＯＢＰ＋２３のアドレスを持つ領域に書き込む
よう指示を出す。これにより、Ｒ８〜Ｒ１１のレジスタ
が内蔵ＲＡＭ１０４のＯＢＰ＋１６〜ＯＢＰ＋２３の領
域にストアされる。
【００１３】次に、第４のクロックサイクルで、バンク
切替え制御回路１０２は、まずＲ１２〜Ｒ１５の６４ビ
ット分のデータをＢＮＫＢＵＳに出力するようレジスタ
ファイル１０２に指示を出し、内蔵ＲＡＭ１０４に対し
てはＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ１０４のＯＢ
Ｐ＋２４〜ＯＢＰ＋３１のアドレスを持つ領域に書き込
むよう指示を出す。これにより、Ｒ１２〜Ｒ１５のレジ
スタが内蔵ＲＡＭ１０４のＯＢＰ＋２４〜ＯＢＰ＋３１
の領域にストアされる。
切替え制御回路１０２は、まずＲ１２〜Ｒ１５の６４ビ
ット分のデータをＢＮＫＢＵＳに出力するようレジスタ
ファイル１０２に指示を出し、内蔵ＲＡＭ１０４に対し
てはＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ１０４のＯＢ
Ｐ＋２４〜ＯＢＰ＋３１のアドレスを持つ領域に書き込
むよう指示を出す。これにより、Ｒ１２〜Ｒ１５のレジ
スタが内蔵ＲＡＭ１０４のＯＢＰ＋２４〜ＯＢＰ＋３１
の領域にストアされる。
【００１４】次に、第５のクロックサイクルで、バンク
切替え制御回路１０２は、内蔵ＲＡＭ１０４に対しては
ＢＰ〜ＢＰ＋７のアドレスにある６４ビットのデータを
ＢＮＫＢＵＳに出力するように指示を出し、レジスタフ
ァイル１０３に対してはＢＮＫＢＵＳ上のデータをＲ０
〜Ｒ３に書き込むよう指示を出す。これにより、内蔵Ｒ
ＡＭ１０４のＢＰ〜ＢＰ＋７領域のデータがＲ０〜Ｒ３
にロードされる。
切替え制御回路１０２は、内蔵ＲＡＭ１０４に対しては
ＢＰ〜ＢＰ＋７のアドレスにある６４ビットのデータを
ＢＮＫＢＵＳに出力するように指示を出し、レジスタフ
ァイル１０３に対してはＢＮＫＢＵＳ上のデータをＲ０
〜Ｒ３に書き込むよう指示を出す。これにより、内蔵Ｒ
ＡＭ１０４のＢＰ〜ＢＰ＋７領域のデータがＲ０〜Ｒ３
にロードされる。
【００１５】次に、第６のクロックサイクルで、バンク
切替え制御回路１０２は、内蔵ＲＡＭ１０４に対しては
ＢＰ＋８〜ＢＰ＋１５のアドレスにある６４ビットのデ
ータをＢＮＫＢＵＳに出力するように指示を出し、レジ
スタファイル１０３に対してはＢＮＫＢＵＳ上のデータ
をＲ４〜Ｒ７に書き込むよう指示を出す。これにより、
内蔵ＲＡＭ１０４のＢＰ＋８〜ＢＰ＋１５領域のデータ
がＲ４〜Ｒ７にロードされる。
切替え制御回路１０２は、内蔵ＲＡＭ１０４に対しては
ＢＰ＋８〜ＢＰ＋１５のアドレスにある６４ビットのデ
ータをＢＮＫＢＵＳに出力するように指示を出し、レジ
スタファイル１０３に対してはＢＮＫＢＵＳ上のデータ
をＲ４〜Ｒ７に書き込むよう指示を出す。これにより、
内蔵ＲＡＭ１０４のＢＰ＋８〜ＢＰ＋１５領域のデータ
がＲ４〜Ｒ７にロードされる。
【００１６】次に、第７のクロックサイクルで、バンク
切替え制御回路１０２は、内蔵ＲＡＭ１０４に対しては
ＢＰ＋１６〜ＢＰ＋２３のアドレスにある６４ビットの
データをＢＮＫＢＵＳに出力するように指示を出し、レ
ジスタファイル１０３に対してはＢＮＫＢＵＳ上のデー
タをＲ８〜Ｒ１１に書き込むよう指示を出す。これによ
り、内蔵ＲＡＭ１０４のＢＰ＋１６〜ＢＰ＋２３領域の
データがＲ８〜Ｒ１１にロードされる。
切替え制御回路１０２は、内蔵ＲＡＭ１０４に対しては
ＢＰ＋１６〜ＢＰ＋２３のアドレスにある６４ビットの
データをＢＮＫＢＵＳに出力するように指示を出し、レ
ジスタファイル１０３に対してはＢＮＫＢＵＳ上のデー
タをＲ８〜Ｒ１１に書き込むよう指示を出す。これによ
り、内蔵ＲＡＭ１０４のＢＰ＋１６〜ＢＰ＋２３領域の
データがＲ８〜Ｒ１１にロードされる。
【００１７】最後に、第８のクロックサイクルで、バン
ク切替え制御回路１０２は、内蔵ＲＡＭ１０４に対して
はＢＰ＋２４〜ＢＰ＋３１のアドレスにある６４ビット
のデータをＢＮＫＢＵＳに出力するように指示を出し、
レジスタファイル１０３に対してはＢＮＫＢＵＳ上のデ
ータをＲ１２〜Ｒ１５に書き込むよう指示を出す。これ
により、内蔵ＲＡＭ１０４のＢＰ＋２４〜ＢＰ＋３１領
域のデータがＲ１２〜Ｒ１５にロードされる。
ク切替え制御回路１０２は、内蔵ＲＡＭ１０４に対して
はＢＰ＋２４〜ＢＰ＋３１のアドレスにある６４ビット
のデータをＢＮＫＢＵＳに出力するように指示を出し、
レジスタファイル１０３に対してはＢＮＫＢＵＳ上のデ
ータをＲ１２〜Ｒ１５に書き込むよう指示を出す。これ
により、内蔵ＲＡＭ１０４のＢＰ＋２４〜ＢＰ＋３１領
域のデータがＲ１２〜Ｒ１５にロードされる。
【００１８】このようにして、レジスタファイル１０３
の全内容のストアに４サイクル、レジスタファイル１０
３の全内容のロードに４サイクル、総計８サイクルでレ
ジスタバンクの切替えが行われる。この時、内蔵ＲＡＭ
１０４上のデータとレジスタファイルのデータ転送の様
子は図４に示すようになり、レジスタファイル１０３の
全内容が内蔵ＲＡＭ１０４のＯＢＰとＯＢＰ＋３１まで
の領域にストアされ、内蔵ＲＡＭ１０４のＢＰからＢＰ
＋３１の領域のデータがレジスタファイル１０３にロー
ドされる。
の全内容のストアに４サイクル、レジスタファイル１０
３の全内容のロードに４サイクル、総計８サイクルでレ
ジスタバンクの切替えが行われる。この時、内蔵ＲＡＭ
１０４上のデータとレジスタファイルのデータ転送の様
子は図４に示すようになり、レジスタファイル１０３の
全内容が内蔵ＲＡＭ１０４のＯＢＰとＯＢＰ＋３１まで
の領域にストアされ、内蔵ＲＡＭ１０４のＢＰからＢＰ
＋３１の領域のデータがレジスタファイル１０３にロー
ドされる。
【００１９】一方、特開昭６３−１３８４２号公報なら
びに特開平２−１７３８２６号公報には、タスク切り換
えやサブルーチンの呼び出し等が発生した場合に、必要
なレジスタのみを退避、回復する情報処理装置が記載さ
れている。
びに特開平２−１７３８２６号公報には、タスク切り換
えやサブルーチンの呼び出し等が発生した場合に、必要
なレジスタのみを退避、回復する情報処理装置が記載さ
れている。
【００２０】しかし、これらの情報処理装置は、汎用レ
ジスタの構造がバンク構造でなく、個々のレジスタ毎に
退避、回復の制御を行なっている。このため、退避、回
復の処理効率が悪く、処理能力の低下を招いていた。さ
らに、上記情報処理装置は、汎用レジスタの情報が退
避、回復される主記憶装置が汎用レジスタやＣＰＵと同
一チップ上に形成されておらず、汎用レジスタと主記憶
装置間での情報の入出力に専用のバスやデータバスが必
要になっていた。
ジスタの構造がバンク構造でなく、個々のレジスタ毎に
退避、回復の制御を行なっている。このため、退避、回
復の処理効率が悪く、処理能力の低下を招いていた。さ
らに、上記情報処理装置は、汎用レジスタの情報が退
避、回復される主記憶装置が汎用レジスタやＣＰＵと同
一チップ上に形成されておらず、汎用レジスタと主記憶
装置間での情報の入出力に専用のバスやデータバスが必
要になっていた。
【００２１】このため、専用バスを設ける場合には、汎
用レジスタを含むチップと主記憶装置を含むチップの別
々のチップ間にバスを設けなければならず、転送データ
のビット数が多くなると、専用バスの形成が困難になっ
ていた。一方、情報処理装置に備えられたデータバスを
使用する場合には、汎用レジスタの退避、回復が行われ
る際にデータバスが専有され、他のデータ転送ができ
ず、処理効率の低下を招いていた。
用レジスタを含むチップと主記憶装置を含むチップの別
々のチップ間にバスを設けなければならず、転送データ
のビット数が多くなると、専用バスの形成が困難になっ
ていた。一方、情報処理装置に備えられたデータバスを
使用する場合には、汎用レジスタの退避、回復が行われ
る際にデータバスが専有され、他のデータ転送ができ
ず、処理効率の低下を招いていた。
【００２２】
【発明が解決しようとする課題】以上説明したように、
図３及び図４に示す従来の情報処理装置にあっては、同
一チップ上にある内蔵ＲＡＭと専用バスを介してデ−タ
転送することによりレジスタファイルのすべての内容を
退避、回復していた。このため、退避、回復のために多
くの時間が必要となり、バンク切替えを必要とする処理
の処理効率が低下するという不具合を招いていた。
図３及び図４に示す従来の情報処理装置にあっては、同
一チップ上にある内蔵ＲＡＭと専用バスを介してデ−タ
転送することによりレジスタファイルのすべての内容を
退避、回復していた。このため、退避、回復のために多
くの時間が必要となり、バンク切替えを必要とする処理
の処理効率が低下するという不具合を招いていた。
【００２３】一方、特開昭６３−１３８４３２号公報や
特開平２−１７３８２６号公報に開示された情報処理装
置にあっては、個々のレジスタ毎に退避、回復が制御さ
れていたとともに、汎用レジスタと主記憶装置が１チッ
プ化されていないため、転送効率の低下や転送バスの形
成が困難になるという不具合を招いていた。
特開平２−１７３８２６号公報に開示された情報処理装
置にあっては、個々のレジスタ毎に退避、回復が制御さ
れていたとともに、汎用レジスタと主記憶装置が１チッ
プ化されていないため、転送効率の低下や転送バスの形
成が困難になるという不具合を招いていた。
【００２４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、レジスタファ
イルの退避、回復に要する時間を短縮して、処理能力の
向上を図った情報処理装置を提供することにある。
たものであり、その目的とするところは、レジスタファ
イルの退避、回復に要する時間を短縮して、処理能力の
向上を図った情報処理装置を提供することにある。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、レジスタファイルに含まれ
るレジスタがグル−プ化されて、グル−プ単位でレジス
タの情報の退避、回復が管理されるレジスタファイル
と、レジスタファイルとの間で専用バスを介してレジス
タの情報がグル−プ単位で退避、回復される記憶装置
と、退避前又は回復前に使用しているレジスタをグル−
プ単位で指定する情報及び退避後又は回復後に使用する
レジスタをグル−プ単位で指定する情報を保持し、保持
された情報に基づいてレジスタの退避前後又は回復前後
で共通に使用されるレジスタのグル−プを判別し、共通
に使用されるレジスタのみをグル−プ単位で退避又は回
復するバンク切替え制御手段とを有し、レジスタファイ
ル、記憶装置及びバンク切替え制御手段が同一チップ上
に形成されてされて構成される。
に、請求項１記載の発明は、レジスタファイルに含まれ
るレジスタがグル−プ化されて、グル−プ単位でレジス
タの情報の退避、回復が管理されるレジスタファイル
と、レジスタファイルとの間で専用バスを介してレジス
タの情報がグル−プ単位で退避、回復される記憶装置
と、退避前又は回復前に使用しているレジスタをグル−
プ単位で指定する情報及び退避後又は回復後に使用する
レジスタをグル−プ単位で指定する情報を保持し、保持
された情報に基づいてレジスタの退避前後又は回復前後
で共通に使用されるレジスタのグル−プを判別し、共通
に使用されるレジスタのみをグル−プ単位で退避又は回
復するバンク切替え制御手段とを有し、レジスタファイ
ル、記憶装置及びバンク切替え制御手段が同一チップ上
に形成されてされて構成される。
【００２６】請求項２記載の発明は、請求項１記載の情
報処理装置において、退避又は回復前後で使用されるレ
ジスタのグル−プは、使用される上限又は下限のレジス
タ番号で指定され、使用されるレジスタの個数は、１サ
イクルタイムで退避、回復が可能なレジスタの個数の整
数倍で規定されて構成される。
報処理装置において、退避又は回復前後で使用されるレ
ジスタのグル−プは、使用される上限又は下限のレジス
タ番号で指定され、使用されるレジスタの個数は、１サ
イクルタイムで退避、回復が可能なレジスタの個数の整
数倍で規定されて構成される。
【００２７】
【作用】上記構成において、請求項１記載の発明は、レ
ジスタファイル及び記憶装置が形成された同一チップ上
に形成される専用バスを介して、レジスタファイルと記
憶装置との間でグル−プ単位で情報の退避、回復を行う
ようにしている。
ジスタファイル及び記憶装置が形成された同一チップ上
に形成される専用バスを介して、レジスタファイルと記
憶装置との間でグル−プ単位で情報の退避、回復を行う
ようにしている。
【００２８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２９】図１はこの発明の一実施例に係わる情報処
理装置の構成を示す図である。図１に示す実施例の情報
処理装置は、レジスタファイルがグル−プ化されて内蔵
ＲＡＭとデ−タの転送を行ってレジスタバンク切替えを
行うマイクロコンピュ−タにおいて、レジスタバンクの
切替え前後で共通に使用するレジスタに対してのみ退
避、回復を行うものであり、レジスタファイルの情報が
グル−プ単位で退避、回復される記憶装置となる内蔵Ｒ
ＡＭとレジスタファイルとは、同一のチップ上に形成さ
れて１チップ化されている。
理装置の構成を示す図である。図１に示す実施例の情報
処理装置は、レジスタファイルがグル−プ化されて内蔵
ＲＡＭとデ−タの転送を行ってレジスタバンク切替えを
行うマイクロコンピュ−タにおいて、レジスタバンクの
切替え前後で共通に使用するレジスタに対してのみ退
避、回復を行うものであり、レジスタファイルの情報が
グル−プ単位で退避、回復される記憶装置となる内蔵Ｒ
ＡＭとレジスタファイルとは、同一のチップ上に形成さ
れて１チップ化されている。
【００３０】図１において、この実施例の装置はバンク
切替え制御回路１と図３に示すレジスタファイルと同様
なレジスタファイル２（１６ビット×１６本）と内蔵Ｒ
ＡＭ３から構成されている。バンク切替え制御回路１に
は、バンクサイズレジスタ（ＢＳ）４とバンクポインタ
レジスタ（ＢＰ）５とオールドバンクサイズレジスタ
（ＯＢＳ）６とオールドバンクポインタレジスタ（ＯＢ
Ｐ）７とデータ転送回数レジスタ（ＣＮＴＲ）８が含ま
れる。バンク切替え制御回路１はバンク切替信号を受け
とると、レジスタファイル２と内蔵ＲＡＭの間のデータ
転送の制御を行う。バンク切替え制御回路１から内蔵Ｒ
ＡＭ３へは、リードライト信号（ＢＲＷ）、イネーブル
信号（ＢＥＮ）の制御信号及びアドレス（ＢＡＤ（７：
０））が供給される。バンク切替え制御回路１からレジ
スタファイル２へは、リードライト信号（ＲＲＷ）、イ
ネーブル信号（ＲＥＮ）、セレクト信号（ＲＳＥＬ
（１：０））が供給される。また、レジスタファイル２
と内蔵ＲＡＭ３は６４ビットのバス（ＢＮＫＢＵＳ）で
接続されている。
切替え制御回路１と図３に示すレジスタファイルと同様
なレジスタファイル２（１６ビット×１６本）と内蔵Ｒ
ＡＭ３から構成されている。バンク切替え制御回路１に
は、バンクサイズレジスタ（ＢＳ）４とバンクポインタ
レジスタ（ＢＰ）５とオールドバンクサイズレジスタ
（ＯＢＳ）６とオールドバンクポインタレジスタ（ＯＢ
Ｐ）７とデータ転送回数レジスタ（ＣＮＴＲ）８が含ま
れる。バンク切替え制御回路１はバンク切替信号を受け
とると、レジスタファイル２と内蔵ＲＡＭの間のデータ
転送の制御を行う。バンク切替え制御回路１から内蔵Ｒ
ＡＭ３へは、リードライト信号（ＢＲＷ）、イネーブル
信号（ＢＥＮ）の制御信号及びアドレス（ＢＡＤ（７：
０））が供給される。バンク切替え制御回路１からレジ
スタファイル２へは、リードライト信号（ＲＲＷ）、イ
ネーブル信号（ＲＥＮ）、セレクト信号（ＲＳＥＬ
（１：０））が供給される。また、レジスタファイル２
と内蔵ＲＡＭ３は６４ビットのバス（ＢＮＫＢＵＳ）で
接続されている。
【００３１】バンクサイズレジスタ（ＢＳ）４はバンク
切替え後に使用可能なレジスタを、オールドバンクサイ
ズレジスタ（ＯＢＳ）６はバンク切替え前に使用可能な
レジスタを指定する。ＢＳ，ＯＢＳはともに２ビットの
レジスタで、表１に示すように使用可能なレジスタを定
義する。
切替え後に使用可能なレジスタを、オールドバンクサイ
ズレジスタ（ＯＢＳ）６はバンク切替え前に使用可能な
レジスタを指定する。ＢＳ，ＯＢＳはともに２ビットの
レジスタで、表１に示すように使用可能なレジスタを定
義する。
【００３２】
【表１】 指定方法としては、サブルーチンコ−ルの場合には、ソ
フトウェアの実行による所定の命令によりそれぞれのレ
ジスタに情報がセットされる。一方、割込み処理の場合
には、割込み処理の前処理において割込みの内容が判別
されて、判別された内容に基づいて情報がそれぞれのレ
ジスタにセットされる。
フトウェアの実行による所定の命令によりそれぞれのレ
ジスタに情報がセットされる。一方、割込み処理の場合
には、割込み処理の前処理において割込みの内容が判別
されて、判別された内容に基づいて情報がそれぞれのレ
ジスタにセットされる。
【００３３】データ転送回数レジスタ（ＣＮＴＲ）８に
は、ＢＳ４とＯＢＳ６の内容に従って、レジスタファイ
ル２と内蔵ＲＡＭ３間のデータ転送の回数が設定され
る。
は、ＢＳ４とＯＢＳ６の内容に従って、レジスタファイ
ル２と内蔵ＲＡＭ３間のデータ転送の回数が設定され
る。
【００３４】バンクポインタレジスタ（ＢＰ）５は、バ
ンク切替え後のレジスタファイル２の内蔵ＲＡＭ３上の
写像領域の開始位置を指示する。オールドバンクポイン
タレジスタ（ＯＢＰ）７はバンク切替え前のレジスタフ
ァイル２の写像領域の開始位置を指示する。
ンク切替え後のレジスタファイル２の内蔵ＲＡＭ３上の
写像領域の開始位置を指示する。オールドバンクポイン
タレジスタ（ＯＢＰ）７はバンク切替え前のレジスタフ
ァイル２の写像領域の開始位置を指示する。
【００３５】ＢＰ５，ＯＢＰ７は８×Ｎ（Ｎ＝０，１，
２．．．．．）のバイトアドレスの値をもち、８バイト
単位で内蔵ＲＡＭ３上のアドレスを、写像領域の開始位
置として指定できる。
２．．．．．）のバイトアドレスの値をもち、８バイト
単位で内蔵ＲＡＭ３上のアドレスを、写像領域の開始位
置として指定できる。
【００３６】このような構成において、割り込みやサブ
ルーチンコールが発生すると、ＣＰＵ内部制御回路１０
１はレジスタバンク切替信号をアクティブにして出力
し、バンク切替え制御回路１はこれを受けて以下に示す
動作を行い、レジスタファイル２と内蔵ＲＡＭ３との間
のデータ転送の制御を行う。
ルーチンコールが発生すると、ＣＰＵ内部制御回路１０
１はレジスタバンク切替信号をアクティブにして出力
し、バンク切替え制御回路１はこれを受けて以下に示す
動作を行い、レジスタファイル２と内蔵ＲＡＭ３との間
のデータ転送の制御を行う。
【００３７】まず、レジスタバンク切替信号がアクティ
ブになると、バンク切替え制御回路１はＢＳ４とＯＢＳ
６の小さい方の値から、データ転送の回数を決定し、表
２に示すようにデータ転送回数レジスタ（ＣＮＴＲ）８
に値をセットする。なお、ＢＳ４とＯＢＳ６が同じ値の
場合はその値がＣＮＴＲ８にセットされる。そして、Ｒ
０〜Ｒ３の６４ビット分のデータをＢＮＫＢＵＳに出力
するようレジスタファイル２に指示を出し、内蔵ＲＡＭ
３に対してはＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ３の
ＯＢＰ〜ＯＢＰ＋７のアドレスを持つ領域に書き込むよ
う指示を出し、Ｒ０〜Ｒ３を内蔵ＲＡＭ３のＯＢＰ〜Ｏ
ＢＰ＋７の領域にストアする。そして、データ転送終了
回数レジスタ（ＣＮＴＲ）８の値を「１」デクリメント
する。このようにして、レジスタファイル２から内蔵Ｒ
ＡＭ３へのデータ転送をカウンタが「０」になるまで繰
り返し行い、必要なレジスタファイル２の内容だけを内
蔵ＲＡＭ３にストアする。
ブになると、バンク切替え制御回路１はＢＳ４とＯＢＳ
６の小さい方の値から、データ転送の回数を決定し、表
２に示すようにデータ転送回数レジスタ（ＣＮＴＲ）８
に値をセットする。なお、ＢＳ４とＯＢＳ６が同じ値の
場合はその値がＣＮＴＲ８にセットされる。そして、Ｒ
０〜Ｒ３の６４ビット分のデータをＢＮＫＢＵＳに出力
するようレジスタファイル２に指示を出し、内蔵ＲＡＭ
３に対してはＢＮＫＢＵＳ上のデータを内蔵ＲＡＭ３の
ＯＢＰ〜ＯＢＰ＋７のアドレスを持つ領域に書き込むよ
う指示を出し、Ｒ０〜Ｒ３を内蔵ＲＡＭ３のＯＢＰ〜Ｏ
ＢＰ＋７の領域にストアする。そして、データ転送終了
回数レジスタ（ＣＮＴＲ）８の値を「１」デクリメント
する。このようにして、レジスタファイル２から内蔵Ｒ
ＡＭ３へのデータ転送をカウンタが「０」になるまで繰
り返し行い、必要なレジスタファイル２の内容だけを内
蔵ＲＡＭ３にストアする。
【００３８】
【表２】 次に、バンク切替え制御回路１はＢＳ４とＯＢＳ６の小
さい方の値から、データ転送の回数を決定して回数レジ
スタ（ＣＮＴＲ）８に値をセットする。そして、内蔵Ｒ
ＡＭ３に対してＢＰ〜ＢＰ＋７の領域の６４ビットのデ
ータをＢＮＫＢＵＳに出力するように指示し、レジスタ
ファイル２に対してはＢＮＫＢＵＳのデータをＲ０〜Ｒ
３に書き込むように指示を出し、内蔵ＲＡＭ３のＢＰ〜
ＢＰ＋７の領域のデータをＲ０〜Ｒ３にロードする。そ
して、データ転送終了後回数レジスタ（ＣＮＴＲ）８の
値を「１」デクリメントする。このようにして、レジス
タファイル２から内蔵ＲＡＭ３へのデータ転送をカウン
タが「０」になるまで繰り返し行い、必要なレジスタフ
ァイル２の内容だけを内蔵ＲＡＭ３にロードする。
さい方の値から、データ転送の回数を決定して回数レジ
スタ（ＣＮＴＲ）８に値をセットする。そして、内蔵Ｒ
ＡＭ３に対してＢＰ〜ＢＰ＋７の領域の６４ビットのデ
ータをＢＮＫＢＵＳに出力するように指示し、レジスタ
ファイル２に対してはＢＮＫＢＵＳのデータをＲ０〜Ｒ
３に書き込むように指示を出し、内蔵ＲＡＭ３のＢＰ〜
ＢＰ＋７の領域のデータをＲ０〜Ｒ３にロードする。そ
して、データ転送終了後回数レジスタ（ＣＮＴＲ）８の
値を「１」デクリメントする。このようにして、レジス
タファイル２から内蔵ＲＡＭ３へのデータ転送をカウン
タが「０」になるまで繰り返し行い、必要なレジスタフ
ァイル２の内容だけを内蔵ＲＡＭ３にロードする。
【００３９】例えばＢＳ＝０１，ＯＢＳ＝１０の時のデ
ータ転送の様子は図２に示すようになる。この時、共通
に使用されるレジスタはＲ０−Ｒ７の８本のレジスタで
あり、この８本のレジスタについてだけ内蔵ＲＡＭ３へ
のストア・ロードの操作が行われる。従って、この場合
はストアに２クロック、ロードに２クロックで、総計４
クロックのデータ転送時間となる。
ータ転送の様子は図２に示すようになる。この時、共通
に使用されるレジスタはＲ０−Ｒ７の８本のレジスタで
あり、この８本のレジスタについてだけ内蔵ＲＡＭ３へ
のストア・ロードの操作が行われる。従って、この場合
はストアに２クロック、ロードに２クロックで、総計４
クロックのデータ転送時間となる。
【００４０】上記実施例では、共通して使用するレジス
タがＲ０−Ｒ３の４本のみである場合には、レジスタフ
ァイル２のストア／ロードに必要な時間は２サイクルで
ある。また、共通して使用するレジスタがＲ０−Ｒ７の
８本のみである場合には、レジスタファイルのストア／
ロードに必要な時間は４サイクルである。さらに、共通
して使用するレジスタがＲ０−Ｒ１１の１２本のみであ
る場合には、レジスタファイルのストア／ロードに必要
な時間は６サイクルである。また、共通して使用するレ
ジスタがＲ０−Ｒ１５の全レジスタである場合には、レ
ジスタファイルのストア／ロードに必要な時間は８サイ
クルである。
タがＲ０−Ｒ３の４本のみである場合には、レジスタフ
ァイル２のストア／ロードに必要な時間は２サイクルで
ある。また、共通して使用するレジスタがＲ０−Ｒ７の
８本のみである場合には、レジスタファイルのストア／
ロードに必要な時間は４サイクルである。さらに、共通
して使用するレジスタがＲ０−Ｒ１１の１２本のみであ
る場合には、レジスタファイルのストア／ロードに必要
な時間は６サイクルである。また、共通して使用するレ
ジスタがＲ０−Ｒ１５の全レジスタである場合には、レ
ジスタファイルのストア／ロードに必要な時間は８サイ
クルである。
【００４１】従って、従来技術では常に８クロックかか
っていた転送時間が、共通に使用するレジスタが何本あ
るかによって０〜６クロックのクロックサイクル分短縮
される。これにより高速なレジスタバンクバンク切替が
可能になり、システム性能の高速化が可能になる。
っていた転送時間が、共通に使用するレジスタが何本あ
るかによって０〜６クロックのクロックサイクル分短縮
される。これにより高速なレジスタバンクバンク切替が
可能になり、システム性能の高速化が可能になる。
【００４２】また、上記実施例にあっては、レジスタフ
ァイルをグル−プ化して８バイト分（４本分）のレジス
タ単位で退避、回復を行うようにしているので、退避、
回復のための管理情報がレジスタを個別に管理する場合
に比べて少なくなり、管理を容易に行うことができる。
さらに、レジスタファイル２と内蔵ＲＡＭ３とを同一チ
ップ上に形成しているので、レジスタファイル２と内蔵
ＲＡＭ３とを接続する専用バス（ＢＮＫＢＵＳ）は、別
チップとした場合に比べて容易に形成することができ
る。
ァイルをグル−プ化して８バイト分（４本分）のレジス
タ単位で退避、回復を行うようにしているので、退避、
回復のための管理情報がレジスタを個別に管理する場合
に比べて少なくなり、管理を容易に行うことができる。
さらに、レジスタファイル２と内蔵ＲＡＭ３とを同一チ
ップ上に形成しているので、レジスタファイル２と内蔵
ＲＡＭ３とを接続する専用バス（ＢＮＫＢＵＳ）は、別
チップとした場合に比べて容易に形成することができ
る。
【００４３】
【発明の効果】レジスタバンク切替えの前後で使用する
レジスタに関する情報を保持し、この情報からレジスタ
バンク切替え前後で共通に使用するレジスタのみを、ス
トア／ロードすることにより、転送すべきデータ量が減
少するので、データ転送に要する時間が短縮され、レジ
スタバンク切替えの時間を短縮することが可能になる。
レジスタに関する情報を保持し、この情報からレジスタ
バンク切替え前後で共通に使用するレジスタのみを、ス
トア／ロードすることにより、転送すべきデータ量が減
少するので、データ転送に要する時間が短縮され、レジ
スタバンク切替えの時間を短縮することが可能になる。
【００４４】また、レジスタをグル−プ分けしてグル−
プ単位で情報の退避、回復を行うようにしたので、退
避、回復の管理が容易となる。さらに、装置を１チップ
化しているので、退避、回復のための情報の転送路とな
る専用バスを容易に形成することが可能となる。
プ単位で情報の退避、回復を行うようにしたので、退
避、回復の管理が容易となる。さらに、装置を１チップ
化しているので、退避、回復のための情報の転送路とな
る専用バスを容易に形成することが可能となる。
【図１】この発明の一実施例に係わる情報処理装置の構
成を示す図である。
成を示す図である。
【図２】図１に示す装置における情報転送の様子を示す
図である。
図である。
【図３】レジスタバンク切替え機能を備えた従来の情報
処理装置の構成を示す図である。
処理装置の構成を示す図である。
【図４】図３に示す装置における情報転送の様子を示す
図である。
図である。
１，１０２ バンク切替え制御回路 ２，１０３ レジスタファイル ３，１０４ 内蔵ＲＡＭ ４ バンクサイズレジスタ ５，１０５ バンクポインタレジスタ ６ オールドバンクサイズレジスタ ７，１０６ オールドバンクポインタレジスタ ８ データ転送回数レジスタ １０１ ＣＰＵ内部制御回路
Claims (2)
- 【請求項１】 レジスタファイルに含まれるレジスタが
グル−プ化されて、グル−プ単位でレジスタの情報の退
避、回復が管理されるレジスタファイルと、 レジスタファイルとの間で専用バスを介してレジスタの
情報がグル−プ単位で退避、回復される記憶装置と、 退避前又は回復前に使用しているレジスタをグル−プ単
位で指定する情報及び退避後又は回復後に使用するレジ
スタをグル−プ単位で指定する情報を保持し、保持され
た情報に基づいてレジスタの退避前後又は回復前後で共
通に使用されるレジスタのグル−プを判別し、共通に使
用されるレジスタのみをグル−プ単位で退避又は回復す
るバンク切替え制御手段とを有し、 レジスタファイル、記憶装置及びバンク切替え制御手段
が同一チップ上に形成されてなることを特徴とする情報
処理装置。 - 【請求項２】 退避又は回復前後で使用されるレジスタ
は、使用される上限又は下限のレジスタ番号で指定さ
れ、使用されるレジスタの個数は、１サイクルタイムで
退避、回復が可能なレジスタの個数の整数倍で規定され
てなることを特徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100755A JPH06309169A (ja) | 1993-04-27 | 1993-04-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100755A JPH06309169A (ja) | 1993-04-27 | 1993-04-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309169A true JPH06309169A (ja) | 1994-11-04 |
Family
ID=14282340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5100755A Pending JPH06309169A (ja) | 1993-04-27 | 1993-04-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309169A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7290124B2 (en) | 2002-11-05 | 2007-10-30 | Renesas Technology Corp. | Data processor employing register banks with overflow protection to enhance interrupt processing and task switching |
| JP2014130606A (ja) * | 2005-10-20 | 2014-07-10 | Qualcomm Incorporated | スタックド・レジスタ・ファイルのレジスタ・セーブ・エンジンのためのバッキング記憶装置バッファ |
| JP2015001947A (ja) * | 2013-06-18 | 2015-01-05 | 株式会社東芝 | 情報処理装置及びプログラム |
| JP2020077373A (ja) * | 2014-06-13 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-04-27 JP JP5100755A patent/JPH06309169A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7290124B2 (en) | 2002-11-05 | 2007-10-30 | Renesas Technology Corp. | Data processor employing register banks with overflow protection to enhance interrupt processing and task switching |
| JP2014130606A (ja) * | 2005-10-20 | 2014-07-10 | Qualcomm Incorporated | スタックド・レジスタ・ファイルのレジスタ・セーブ・エンジンのためのバッキング記憶装置バッファ |
| JP2015001947A (ja) * | 2013-06-18 | 2015-01-05 | 株式会社東芝 | 情報処理装置及びプログラム |
| JP2020077373A (ja) * | 2014-06-13 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3676882B2 (ja) | マイクロプロセッサ及びその周辺装置 | |
| JP2002342262A (ja) | ダイレクトメモリアクセス制御装置およびダイレクトメモリアクセス制御方法 | |
| JPH06309169A (ja) | 情報処理装置 | |
| EP0560393B1 (en) | Microprocessor and data processing system with register file | |
| JPH0696007A (ja) | Ｄｍａ転送方式 | |
| EP0787326B1 (en) | System and method for processing of memory data and communication system comprising such system | |
| JPH05165641A (ja) | シングルチップマイクロコンピュータ | |
| JPS60134937A (ja) | アドレス拡張装置 | |
| JP2707256B2 (ja) | マイクロコンピユータ | |
| JP2004062449A (ja) | マイクロプロセッサおよびその処理方法 | |
| JPH0535472A (ja) | マイクロコンピユータ | |
| JPS6299827A (ja) | バツフア制御方式 | |
| JPH0376501B2 (ja) | ||
| JP2604051B2 (ja) | データ転送方法 | |
| JPH03198452A (ja) | 受信バッファ格納による回線制御方式 | |
| JPS58189719A (ja) | デ−タ転送制御方式 | |
| JPH01233628A (ja) | メモリアドレス変換制御回路 | |
| JPH0713765A (ja) | 高速データ転送装置 | |
| JPH02193235A (ja) | バスアクセス例外検出方法 | |
| JPH0685154B2 (ja) | 中間バッファ制御方式 | |
| JPS60129841A (ja) | 割り込み制御回路 | |
| JPH02133854A (ja) | 転送可否メモリにアクセス可能なｄｍａコントローラ | |
| JPH02277160A (ja) | データ処理装置 | |
| JPS6239779B2 (ja) | ||
| JP2000035958A (ja) | ベクトル命令処理装置、バッファ制御方法、ベクトル演算処理装置、情報処理装置 |