JPS61112260A - 多重階層記憶システムにおけるスワツプ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多重階層記憶システム（例えば、バッファ記
憶装置と主記憶装置からなる記憶システム）に関し、特
に、上位記憶装置へのストアがスワツプ方式により行な
われる型の７ステムの制御に関する。

〔発明の背景〕

下位記憶装置に上位記憶装置の内容の一部の写しを保持
させる、多重階層構成の記憶システムにおいて、スワッ
プ方式とは、プロセッサ側が下位記憶装置内のデータを
更新したときに、同時にそのデータを主記憶装置に書込
むことはせず、当該データを含むブロックが主記憶装置
からの他のブロックで置換される時に、主記憶装置に書
込む方式であって、それ自体は周知である。この方式の
一つの改良が、特公昭５８−１６２６２号公報に記載さ
れている。それは、下位記憶装置から上位記憶装置に転
送されるべきブロックのデータ（本明細書において、こ
の転送をスワップアウトといい、その対象となるデータ
をスワップアウトデータという）を一時的に蓄積するた
めの記憶装置（同じくスワツプアウトバッファという）
を設け、スフツブアウトに際して、上位記憶装置に所望
データの転送要求を出すとともに、下位記憶装置からの
スワップアウトデータをスワツプアウトバッファに移し
、上位記憶装置から下位記憶装置への転送動作が終了し
た後に、スワップアウトバッファ内のスワップアウトデ
ータを上位記憶装置に転送するものである（詳述は後述
）。これによれば、新データブロックを下位記憶装置に
転送する前にスワップアウトデータの上位記憶装置への
転送を完了しておく必要がなく、したがって、所望デー
タの入手までの時間が短縮される。

他方、下位記憶装置の容量を増す方法として、下位記憶
装置の１エントリ（ローアドレスとカラムアドレスによ
り特定されるアクセス単位）に複数のデータブロックを
収容する方式（詳細は後述）が、特公昭５７−１２２２
２号公報だ記載されている。

この方式は、カラム数を増す方法と比較して、低コスト
となる点で有利である。

ところが、この１工ントリ複数ブロック方式に前述のス
ワップアウトバッファ方式をそのまま適用すると、１エ
ントリ内でスワップアウトを要する全ブロックのデータ
をスワツプアウトバッファに移した後に、上位記憶装置
からのデータ転送が実行されることになるため、スワッ
プアウトを要するブロックが多いと、上位記憶装置から
のデータ転送が遅れることになる。また、スワツプアウ
トバッファは、１エントリ内の全ブロックのデータを収
容しうる容量がなければならない。

〔発明の目的〕

本発明の目的は、下位記憶装置に１工ントリ複数ブロッ
ク方式を採用し、スワップアウトバッファを設けた多重
階層記憶システムにおいて、スワップアウトを伴うメモ
リ動作における上位記憶装置からのデータ転送までに要
する時間を短縮し、また、スワツプアウトバッファの所
要容量を削減することにある。

〔発明の概要〕

上位記憶装置から転送されてくるデータの書込位置にあ
る下位記憶装置中のブロックは、それがスワップアウト
を要するデータである限り、早急にスワップアウトバッ
ファに掃出す必要がある。

しかし、それがスワップアウトを要しない（プロセッサ
による更新がなかった）場合にはその必要がない。また
、同一エントリに属する他のブロックのスワップアウト
バッファへの掃出しは、上位記憶装置からのデータ転送
が終った後でも支障がない。

本発明は、前記の点に着目して、各ブロックのスフツブ
アウトの要否に関する情報と、アクセス対象ブロック指
定情報とを調べ、その結果に応じて、スワップアウトバ
ッファへの掃出しと上位記憶装置からのデータ転送の実
行の順序を、条件の許す限り後者が優先されるように制
御する。具体的には、アクセス対象ブロックがスワップ
アウトを要しない場合は上位記憶装置からのデータ転送
をまず実行し、その後に、スワップアラ）ｆ要するブロ
ックをスワップアウトバッファ経由で上位記憶装置に転
送する。また、アクセス対象ブロックがスワップアウト
を要する場合は、まずそのブロックのみをスワップアウ
トバッファに掃出して、その後直ちに上位記憶装置から
のデータ転送を実行し、他の要スワップアウトブロック
のスワツプアウトバッファへの掃出しは更にその後で行
なう。

スワップアウトバッファの容量を１ブロック分としたと
きには、スワップアウトバッファに掃出されたブロック
をそのつど上位記憶装置に転送するように制御すればよ
い。

〔発明の実施例〕

まず、本発明の前提となる、従来のスワップアウトバッ
ファ方式と、同じく１工ントリ複数ブロック方式を説明
する。第２図は、従来の、スワツプアウトバッファを備
えた、１工ントリ１ブロック式のバッファ記憶装置を示
す。アドレスレジスタ１は、メモリアクセスアドレスを
保持するレジスタである。ストアデータレジスタ２は、
ストアすべきプロセッサからのデータを保持するレジス
タである。バッファ記憶装置本体は、アドレスアレイ部
３とデータ部４からなる。この例におけるバッファ記憶
装置は、ｎ個のカラム（ＣＯ〜Ｃ，−１）とｍ個のロー
（Ｒ，Ｏ−几＋ｎ−１）に配列されたｎＸｍ個のエント
リを持ち、各エントリが単一のデータブロックを収容す
る。

アクセス動作において、メモリアクセスアドレスの下位
部１０２は、アドレスアレイ部３とデータ部４のカラム
を選択し、その結果、各部から該当するカラムの全内容
が読出される。アドレスアレイ部３から読出されたｍ個
のアドレスデータは、比較器群１０６により、メモリア
クセスアドレスの上位部１０１とそれぞれ比較される。

いずれかのロー位置において一致が検出されれば、所望
データを含むブロックがデータ部４の対応ロー位置に存
在すること（すなわち、ヒツトしたこと）がわかシ、ヒ
ツト判定回路１１０は、ヒントしたａ−位置を表わす情
報を、セレクタ１０８を経て、ロー情報１０９としてセ
レクタ１０７に送る。セレクタ１０７は、データ部４か
ら読出されたデータから、ロー情報１０９の示すロー位
置のものを選択して、フェッチデータレジスタ８に格納
する。

次に、ヒツトしなかった場合について説明する。　　　
　　　、Ｉｔリプレース回路５は、アクセス対象ブロッ
クカバソファ記憶装置に存在しないときに、選択された
カラムについて、主記憶装置から取出した所望ブロック
を書込むべきロー（置換対象ロー）を決定する回路であ
る。例えば、選択されたカラム中でｔも長い期間アク七
スのなかったローが、置換対象ローに選ばれる。Ｃビッ
トアレ１部７は、データ部４中の各ブロックに対応して
、そのブロックが更新操作を受けたか否かを示すビット
（Ｃビット）全保持する。したがって、Ｃビットが対応
ブロックに更新のあったことを示せば、そのブロックは
スワップアウトの対象となる。

ヒント判定回路１１０がヒツトを検出できなかったとき
、リプレース回路５は当該カラムにおける置換対象ロー
を示す情報を出力し、この情報はデコーダ１０５でロー
情報に変換され、セレクタ１０８を経て、セレクタ１０
７に供給されるとともに、データ部４に書込位置情報と
して供給される。この間、Ｃピットアレイの対応カラム
が読出され、セレクタ１１１においてロー情報１０９に
より選択されて、置換対象ブロックのスワップアウトが
必要か否かを示す信号１１２を発生する。

そして、スワップアウトが必要であれば、当該ブロック
のデータは、セレクタ１０７を経てスワツプアウトバッ
ファ６に転送され、後刻、スワップアウトデータバス１
０を経て主記憶装置に転送される。このように、スワッ
プアウトデータを直接主記憶装置に転送せず、一旦スワ
ツプアウトバソファ６に掃出すことにより、主記憶装置
からのデータ転送を早期に実行することができる。主記
憶装置からの転送データは、パス９からセレクタ１０４
を経て、データ部４０所定ブロック位置に書込まれる。

第３図は、１工ントリ複数ブロック方式によるバッファ
記憶装置の主要部を示す。この例は、１エントリ（２１
２）に４個のブロック（讐０〜Φ３）を収容する場合で
ある。なお、簡明のため、ローナＯとロー≠ｍ　−、ｌ
のみが図示されている。

アドレスレジスタ１に保持されるメモリアクセスアドレ
スは、上位アドレス２０１．カラムアドレス２０２．エ
ントリ内ブロックアドレス（ＢＧ　。

Ｂ＋）２０３．ブロック内アドレス２０４からなる。上
位アドレス２０１はロ一対応のヒツト判定回路２０７，
２０８に与えられ、カラムアドレス２０２は、デコーダ
２０６で解読されて、アドレスアレイ部３とデータ部４
のカラムを選択する。

ブロックアドレス２０３は、デコーダ２０５で解読され
た後ヒツト判定回路２０７，２０８に与えられるととも
に、データ部４に与えられてエントリ内のブロックを選
択する。ブロック内アドレス２０４は、データ部４に送
られて、ブロック内のデータ単位（例えばワード）を選
択する。

アドレスアレイ部３には、各エントリに対応して、そこ
に保持されたブロックの上位アドレスと、各ブロック対
応の有効性ピッ）Ｖｏ　”Ｖ３が保持されている。有効
性ピッ）ＶＯ−Ｖ３は、対応ブロックにデータが入って
いれば′１”で、入っていなければ′０”にセットされ
る。ヒツト判定回路２０７，２０８は、メモリアクセス
アドレスの上位アドレス２０１と、ブロックアドレス２
０”１を受けるデコーダ２０５の出力と、アドレスアレ
イ部３からの出力２１３とを受けて、上位アドレスが一
致し、かつ、ブロックアドレス２０駕の指定するブロッ
クの有効性ビットが′１”であるときに、ヒツト信号２
１４又は２１５を発生する。

したがって、ヒツト信号２１４又は２１５が発生された
ローから読出された所定カラム・所定ブロック内の所望
データが、ＡＮＤ回路２０９又は２１０を通、９、ＯＲ
回路２１１を経て出力される。

スワップアウトについては、第２図と同様な機構により
、置換対象エントリが決定されるとともに、各エントリ
ごとにブロック＋０〜＋３に対応して用意されたＣビッ
ト（Ｃｏ＝０３、１″′が更新のあったことを示す）が
検索され、置換対象エントリにおいて、Ｃビットと有効
性ビットが共に１″のブロックを、すべてスワップアウ
ト＋する。このスワップアウトの終了後、主記憶装置か
らのデータ転送が行なわれる。ただし、このデータ転送
は、アクセスが要求された１ブロックに対してのみ行な
われる。

この方式においても、スワツプアウトバッファを設ける
ことによシ、主記憶装置からバッファ記憶装置へのデー
タ転送の実行時期を早めることができる。しかし、置換
対象エントリにスワップアウトを必要とするブロックが
複数存在すると、そのすべてをスワップアウトバッファ
に掃出すまでは、主記憶装置からの′データ転送の実行
を待たせねばならない。また、最悪の場合に備えて、ス
ワップアウトバッファの容量は、１エントリ内の全ブロ
ク（前記の例では４ブロック）を収容するに足りるもの
でなければならない。

第１図は、本発明の一実施例におけるスワップアウト処
理に関連する部分を示す。他の部分は、第２図及び第３
図と同様である。ただし、本実施例は、説明を簡明にす
るだめ、１エントリに２ブロックを収容する場合とする
。したがって、メモリアクセスアドレスのブロックアド
レス３０１ば、１ピッ１−（Ｂ）のみである。なお、３
００はブロック内アドレスである。また、第１図と同じ
符号は同等要素を示す。第１図の装置におけるのと同様
にして、リプレース回路５は置換対象ローを示すロー情
報１０９を発生する。このロー情報とカラムアドレスと
により選択されたデータ部のエントリ１３は、ブロック
０（ブロックアドレスＢ＝パ０”）とブロック１（Ｂ＝
１１”）を含む。また、同様にして選択されたエントリ
１３対応の有効性ビット部１１とＣビットアレイ１２は
、それぞれ、ブロック０．ブロック１に対応して、ｖＯ
２ｖ１とＣｏ　、Ｃ１を保持している。ＡＮＤ回路３０
２は、ｖｏとＣｏを受けて、ブロックＯがスワップアウ
トされるべきことを示すビットＡｏを発生し、ＡＮＤ回
路３０３は、ｖｌとＣ＋　を受けて、ブロック１がスワ
ップアウトされるべきことを示すビットＡ１を発生する
。

ＡＮＤ回路３０４〜３０９．排他的ＯＲ回路３１０、Ｏ
Ｒ回路３１１からなる処理タイプ決定回路は、スワップ
アウトブロック指示ビットＡｏ。

ＡＩとブロックアドレスビットＢの組合せに応じて、遂
行すべきメモリアクセス動作順序のタイプＩ〜■を決定
し、そのタイプに対応するフリップフロップ３１２〜３
１５の１つをセットする。メモリアクセス順序制御部３
１６は、フリップフロップ３１２〜３１５の出力とブロ
ックアドレスビツ）Ｂを受けて、ＢＳ（バッファ記憶装
置）アクセス制御部３１７とＭＳ（主記憶装置）アクセ
ス制御部３１８を、決定されたタイプ■〜■に対して予
め定められた順序で所定回数だけ起動するとともに、各
起動にあたって指定すべきブロックアドレス３２２，３
２３を、ＢＳ（バッファ記憶装置）アクセスアドレス制
御回路３１９とＭＳ（主記憶装置）アクセスアドレス制
御回路３２０に対して指示する。なお、スワップアウト
上位アドレス３２１は、スフツブアウトすべきブロック
を含むエントリに対応するアドレスアレイ部に保持され
ていた上位アドレスを表わす。第４図は、スワップアウ
トブロック指示ビットＡｏ　、ＡＩ　とブロックアドレ
スピッ）Ｂの値の各組合せに対して、フリップフロップ
３１２〜３１５にセットされる処理タイプ１〜■と、メ
モリアクセス順序制御部３１６が指示する処理手順とを
示す。なお、同図において、「ＳＯバッファ」はスワッ
プアウトバッファ６を意味し、「ＭＳ」は主記憶装置を
意味する。

第４図から明らかなように、ブロックアドレスＢが示す
アクセス先ブロック（Ｂ＝”０”ならブロックＯ，Ｂ＝
”１”ならブロック１）がスフツブアウトを要しない（
ブロック０ならＡ。＝　ＩＩ　Ｑ　７Ｆ。

ブロック１ならＡｔ　＝”０”）場合、直ちに主記憶装
置から当該ブロックへのデータ転送が実行される。また
、該当エントリの全ブロックがスフツブアウトを要する
場合（Ａｏ　＝　Ａｔ　＝“１″）でも、１ブロックの
みをスワップアウトバッファ６に掃出した直後に、主記
憶装置からのデータ転送が実行される。

第５図は、代表として、Ａｏ　”Ａｔ　＝”　１”。

Ｂ＝″′０”の場合の、処理手順のタイムチャートを示
したものである。同図において、丸で囲まれだ数字は第
４図における処理手順の番号に対応する。

なお、ＢＳとＭＳのメモリアクセス性能の差に　　　　
　　　、１よっては、タイプ■の場合でも、スワップア
ウトを先に実行できることがある。すなわち、ＭＳから
のデータ転送によシＢＳが占有される前に１ブロックの
スフツブアウトが可能であれば、そのスワップアウトを
先に実行するのがよく、それによシ処理時間が短縮され
る。

前記の実施例において、′スワップアウトバッファ６は
、１ブロック分の容量のものでよい。ただし、２ブロッ
ク分の容量のものでも差支えないことは、いうまでもな
い。

〔発明の効果〕

本発明によれば、上位記憶装置から下位記憶装置への所
望ブロックの転送は、遅くとも、１ブロック分のデータ
を下位記憶装置からスワップアウトバッファに掃出すの
に要する時間の後には実行することができ、特に、置換
対象ブロックがスワップアウトを必要としない場合には
、他のブロックとは無関係忙、直ちに主記憶装置からの
データ転送が実行されるから、短時間で所望データを入
手することができる。

また、スワツプアウトバッファの容量は、１ブロック分
まで切詰めることができるから、ハードウェア量が節約
できる。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部のブロックダイヤグ
ラム、第２図はスワップアウトバッファを有する１工ン
トリ１ブロック式のバッファ記憶装置のブロックダイヤ
グラム、第３図は１工ントリ複数ブロック式バッファ記
憶装置の主要部のブロックダイヤグラム、第４図は第１
図の実施例における各状況と処理手順の対照図、第５図
は第１図の実施例における代表的な処理手順のタイムチ
ャートである。 １・・・メモリアクセスアドレスを保持するレジスタ、
３・・・バッファ記憶装置のアドレスアレイ部、４・・
・同データ部、５・・・置換対象ローを決定するリプレ
ース回路、６・・・スワップアウトバッファ、７・・・
更新ビット（Ｃビット）アレイ部、１１・・・選択され
たエントリに対応する有効性ビット群、１２・・・同じ
くＣビットアレイ部、１３・・・データ部４の選択され
たエントリ、３０１・・・ブロックアドレス、Ａｏ　、
　Ａ１−各ブロックのスフツブアウトの必要性を示す情
報、３０４〜３０９・・・処理タイプ決定回路、３１６
・・・メモリアクセス順序制御部。

Claims (1)

1. 【特許請求の範囲】 １、上位記憶装置と、この上位記憶装置の内容の一部の
   写しをブロック単位で１エントリにつき複数ブロック保
   持するとともに各エントリの各ブロックのスワツプアウ
   トの要否に関する情報を保持する手段を有する下位記憶
   装置とを含み、この下位記憶装置中のあるブロックが前
   記上位記憶装置から転送されたブロックで置換されると
   きに同一エントリに属するすべての要スワツプアウトブ
   ロックを前記上位記憶装置に転送する型の多重階層記憶
   システムにおいて、スワツプアウトデータを一時的に保
   持するためのスワツプアウトバッファと、各ブロックの
   スワツプアウトの要否に関する前記情報及びアクセス対
   象ブロック指定情報に応答してアクセス対象ブロックが
   スワツプアウトを要しない限り前記上位記憶装置からの
   データ転送を前記スワツプアウトバッファへの掃出しに
   優先して実行させるメモリアクセス順序制御手段とを備
   えたことを特徴とするワワツプ制御装置。 ２、特許請求の範囲１において、そのメモリアクセス順
   序制御手段は、アクセス対象ブロックがスワツプアウト
   を要する場合に、当該ブロックの前記スワツプアウトバ
   ッファへの掃出しを最優先で実行させるとともにそれに
   次ぐ優先度で前記上位記憶装置からのデータ転送を実行
   させることを特徴とするスワツプ制御装置。 ３、特許請求の範囲２において、そのスワツプアウトバ
   ッファは１ブロックのデータ量に等しい容量を持ち、か
   つ、そのメモリアクセス順序制御手段は前記スワツプア
   ウトバッファを経由する前記上位記憶装置へのデータ転
   送を１ブロックずつ行なわせることを特徴とするスワツ
   プ制御装置。