JPH0318217B2 - - Google Patents
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- Publication number
- JPH0318217B2 JPH0318217B2 JP59233328A JP23332884A JPH0318217B2 JP H0318217 B2 JPH0318217 B2 JP H0318217B2 JP 59233328 A JP59233328 A JP 59233328A JP 23332884 A JP23332884 A JP 23332884A JP H0318217 B2 JPH0318217 B2 JP H0318217B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- swap
- storage device
- data
- buffer
- Prior art date
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- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 51
- 238000011010 flushing procedure Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、多重階層記憶システム（例えば、バ
ツフア記憶装置と主記憶装置からなる記憶システ
ム）に関し、特に、上位記憶装置へのストアがス
ワツプ方式により行なわれる型のシステムの制御
に関する。
ツフア記憶装置と主記憶装置からなる記憶システ
ム）に関し、特に、上位記憶装置へのストアがス
ワツプ方式により行なわれる型のシステムの制御
に関する。
下位記憶装置に上位記憶装置の内容の一部の写
しを保持させる、多重階層構成の記憶システムに
おいて、スワツプ方式とは、プロセツサ側が下位
記憶装置内のデータを更新したときに、同時にそ
のデータを主記憶装置に書込むことはせず、当該
データを含むブロツクが主記憶装置からの他のブ
ロツクで置換される時に、主記憶装置に書込む方
式であつて、それ自体は周知である。この方式の
一つの改良が、特公昭58−16262号公報に記載さ
れている。それは、下位記憶装置から上位記憶装
置に転送されるべきブロツクのデータ（本明細書
において、この転送をスワツプアウトといい、そ
の対象となるデータをスワツプアウトデータとい
う）を一時的に蓄積するための記憶装置（同じく
スワツプアウトバツフアという）を設け、スワツ
プアウトに際して、上位記憶装置に所望データの
転送要求を出すとともに、下位記憶装置からのス
ワツプアウトデータをスワツプアウトバツフアに
移し、上位記憶装置から下位記憶装置への転送動
作が終了した後に、スワツプアウトバツフア内の
スワツプアウトデータを上位記憶装置に転送する
ものである（詳述は後述）。これによれば、新デ
ータブロツクを下位記憶装置に転送する前にスワ
ツプアウトデータの上位記憶装置への転送を完了
しておく必要がなく、したがつて、所望データの
入手までの時間が短縮される。
しを保持させる、多重階層構成の記憶システムに
おいて、スワツプ方式とは、プロセツサ側が下位
記憶装置内のデータを更新したときに、同時にそ
のデータを主記憶装置に書込むことはせず、当該
データを含むブロツクが主記憶装置からの他のブ
ロツクで置換される時に、主記憶装置に書込む方
式であつて、それ自体は周知である。この方式の
一つの改良が、特公昭58−16262号公報に記載さ
れている。それは、下位記憶装置から上位記憶装
置に転送されるべきブロツクのデータ（本明細書
において、この転送をスワツプアウトといい、そ
の対象となるデータをスワツプアウトデータとい
う）を一時的に蓄積するための記憶装置（同じく
スワツプアウトバツフアという）を設け、スワツ
プアウトに際して、上位記憶装置に所望データの
転送要求を出すとともに、下位記憶装置からのス
ワツプアウトデータをスワツプアウトバツフアに
移し、上位記憶装置から下位記憶装置への転送動
作が終了した後に、スワツプアウトバツフア内の
スワツプアウトデータを上位記憶装置に転送する
ものである（詳述は後述）。これによれば、新デ
ータブロツクを下位記憶装置に転送する前にスワ
ツプアウトデータの上位記憶装置への転送を完了
しておく必要がなく、したがつて、所望データの
入手までの時間が短縮される。
他方、下位記憶装置の容量を増す方法として、
下位記憶装置の１エントリ（ローアドレスとカラ
ムアドレスにより特定されるアクセス単位）に複
数のデータブロツクを収容する方式（詳細は後
述）が、特公昭57−12222号公報に記載されてい
る。この方式は、カラム数を増す方法と比較し
て、低コストとなる点で有利である。
下位記憶装置の１エントリ（ローアドレスとカラ
ムアドレスにより特定されるアクセス単位）に複
数のデータブロツクを収容する方式（詳細は後
述）が、特公昭57−12222号公報に記載されてい
る。この方式は、カラム数を増す方法と比較し
て、低コストとなる点で有利である。
ところが、この１エントリ複数ブロツク方式に
前述のスワツプアウトバツフア方式をそのまま適
用すると、１エントリ内でスワツプアウトを要す
る全ブロツクのデータをスワツプアウトバツフア
に移した後に、上位記憶装置からのデータ転送が
実行されることになるため、スワツプアウトを要
するブロツクが多いと、上位記憶装置からのデー
タ転送が遅れることになる。また、スワツプアウ
トバツフアは、１エントリ内の全ブロツクのデー
タを収容しうる容量がなければならない。
前述のスワツプアウトバツフア方式をそのまま適
用すると、１エントリ内でスワツプアウトを要す
る全ブロツクのデータをスワツプアウトバツフア
に移した後に、上位記憶装置からのデータ転送が
実行されることになるため、スワツプアウトを要
するブロツクが多いと、上位記憶装置からのデー
タ転送が遅れることになる。また、スワツプアウ
トバツフアは、１エントリ内の全ブロツクのデー
タを収容しうる容量がなければならない。
本発明の目的は、下位記憶装置に１エントリ複
数ブロツク方式を採用し、スワツプアウトバツフ
アを設けた多重階層記憶システムにおいて、スワ
ツプアウトを伴うメモリ動作における上位記憶装
置からのデータ転送までに要する時間を短縮し、
また、スワツプアウトバツフアの所要容量を削減
することにある。
数ブロツク方式を採用し、スワツプアウトバツフ
アを設けた多重階層記憶システムにおいて、スワ
ツプアウトを伴うメモリ動作における上位記憶装
置からのデータ転送までに要する時間を短縮し、
また、スワツプアウトバツフアの所要容量を削減
することにある。
上位記憶装置から転送されてくるデータの書込
位置にある下位記憶装置中のブロツクは、それが
スワツプアウトを要するデータである限り、早急
にスワツプアウトに掃出す必要がある。しかし、
それがスワツプアウトを要しない（プロセツサに
よる更新がなかつた）場合にはその必要がない。
また、同一エントリに属する他のブロツクのスワ
ツプアウトバツフアの掃出しは、上位記憶装置か
らのデータ転送が終つた後でも支障がない。
位置にある下位記憶装置中のブロツクは、それが
スワツプアウトを要するデータである限り、早急
にスワツプアウトに掃出す必要がある。しかし、
それがスワツプアウトを要しない（プロセツサに
よる更新がなかつた）場合にはその必要がない。
また、同一エントリに属する他のブロツクのスワ
ツプアウトバツフアの掃出しは、上位記憶装置か
らのデータ転送が終つた後でも支障がない。
本発明は、前記の点に着目して、各ブロツクの
スワツプアウトの要否に関する情報と、アクセス
アドレス中のアクセス対象ブロツク指定情報とを
調べ、その結果に応じて、スワツプアウトバツフ
アへの掃出しと上位記憶装置からのデータ転送の
実行の順序を、条件の許す限り後者が優先される
ように制御する。具体的には、置換対象ブロツク
すなわち、置換対象エントリ中でアクセス対象ブ
ロツクに対応するブロツクがスワツプアウトを要
しない場合は上位記憶装置からのデータ転送をま
ず実行し、その後に、スワツプアウトを要するブ
ロツクをスワツプアウトバツフア経由で上位記憶
装置に転送する。また、置換対象ブロツクがスワ
ツプアウトを要する場合は、まずそのブロツクの
みをスワツプアウトバツフアに掃出して、その後
直ちに上位記憶装置からのデータ転送を実行し、
他の要スワツプアウトブロツクのスワツプアウト
バツフアへの掃出しは更にその後で行なう。
スワツプアウトの要否に関する情報と、アクセス
アドレス中のアクセス対象ブロツク指定情報とを
調べ、その結果に応じて、スワツプアウトバツフ
アへの掃出しと上位記憶装置からのデータ転送の
実行の順序を、条件の許す限り後者が優先される
ように制御する。具体的には、置換対象ブロツク
すなわち、置換対象エントリ中でアクセス対象ブ
ロツクに対応するブロツクがスワツプアウトを要
しない場合は上位記憶装置からのデータ転送をま
ず実行し、その後に、スワツプアウトを要するブ
ロツクをスワツプアウトバツフア経由で上位記憶
装置に転送する。また、置換対象ブロツクがスワ
ツプアウトを要する場合は、まずそのブロツクの
みをスワツプアウトバツフアに掃出して、その後
直ちに上位記憶装置からのデータ転送を実行し、
他の要スワツプアウトブロツクのスワツプアウト
バツフアへの掃出しは更にその後で行なう。
スワツプアウトバツフアの容量を１ブロツク分
としたときには、スワツプアウトバツフアに掃出
されたブロツクをそのつど上位記憶装置に転送す
るように制御すればよい。
としたときには、スワツプアウトバツフアに掃出
されたブロツクをそのつど上位記憶装置に転送す
るように制御すればよい。
まず、本発明の前提となる、従来のスワツプア
ウトバツフア方式と、同じく１エントリ複数ブロ
ツク方式を説明する。第２図は、従来の、スワツ
プアウトバツフアを備えた、１エントリ１ブロツ
ク式のバツフア記憶装置を示す。アドレスレジス
タ１は、メモリアクセスアドレスを保持するレジ
スタである。ストアデータレジスタ２は、ストア
すべきプロセツサからのデータを保持するレジス
タである。バツフア記憶装置本体は、アドレスア
レイ部３とデータ部４からなる。この例における
バツフア記憶装置は、ｎ個のカラム（C0〜Co-1）
とｍ個のロー（R0〜Rn-1）に配列されたｎ×ｍ
個のエントリを持ち、各エントリが単一のデータ
ブロツクを収容する。
ウトバツフア方式と、同じく１エントリ複数ブロ
ツク方式を説明する。第２図は、従来の、スワツ
プアウトバツフアを備えた、１エントリ１ブロツ
ク式のバツフア記憶装置を示す。アドレスレジス
タ１は、メモリアクセスアドレスを保持するレジ
スタである。ストアデータレジスタ２は、ストア
すべきプロセツサからのデータを保持するレジス
タである。バツフア記憶装置本体は、アドレスア
レイ部３とデータ部４からなる。この例における
バツフア記憶装置は、ｎ個のカラム（C0〜Co-1）
とｍ個のロー（R0〜Rn-1）に配列されたｎ×ｍ
個のエントリを持ち、各エントリが単一のデータ
ブロツクを収容する。
アクセス動作において、メモリアクセスアドレ
スの下位部１０２は、アドレスアレイ部３とデー
タ部４のカラムを選択し、その結果、各部から該
当するカラムの全内容が読出される。アドレスア
レイ部３から読出されたｍ個のアドレスデータ
は、比較器群１０６により、メモリアクセスアド
レスの上位部１０１とそれぞれ比較される。いず
れかのロー位置において一致が検出されれば、所
望データを含むブロツクがデータ部４の対応ロー
位置に存在すること（すなわち、ヒツトしたこ
と）がわかり、ヒツト判定回路１１０は、ヒツト
したロー位置を表わす情報を、セレクタ１０８を
経て、ロー情報１０９としてセレクタ１０７に送
る。セレクタ１０７は、データ部４から読出され
たデータから、ロー情報１０９の示すロー位置の
ものを選択して、フエツチデータレジスタ８に格
納する。
スの下位部１０２は、アドレスアレイ部３とデー
タ部４のカラムを選択し、その結果、各部から該
当するカラムの全内容が読出される。アドレスア
レイ部３から読出されたｍ個のアドレスデータ
は、比較器群１０６により、メモリアクセスアド
レスの上位部１０１とそれぞれ比較される。いず
れかのロー位置において一致が検出されれば、所
望データを含むブロツクがデータ部４の対応ロー
位置に存在すること（すなわち、ヒツトしたこ
と）がわかり、ヒツト判定回路１１０は、ヒツト
したロー位置を表わす情報を、セレクタ１０８を
経て、ロー情報１０９としてセレクタ１０７に送
る。セレクタ１０７は、データ部４から読出され
たデータから、ロー情報１０９の示すロー位置の
ものを選択して、フエツチデータレジスタ８に格
納する。
次に、ヒツトしなかつた場合について説明す
る。リプレース回路５は、アクセス対象ブロツク
がバツフア記憶装置に存在しないときに、選択さ
れたカラムについて、主記憶装置から取出した所
望ブロツクを書込むべきロー（置換対象ロー）を
決定する回路である。例えば、選択されたカラム
中で最も長い期間アクセスのなかつたローが、置
換対象ローに選ばれる。Ｃビツトアレイ部７は、
データ部４中の各ブロツクに対応して、そのブロ
ツクが更新操作を受けたか否かを示すビツト（Ｃ
ビツト）を保持する。したがつて、Ｃビツトが対
応ブロツクに更新のあつたことを示せば、そのブ
ロツクはスワツプアウトの対象となる。
る。リプレース回路５は、アクセス対象ブロツク
がバツフア記憶装置に存在しないときに、選択さ
れたカラムについて、主記憶装置から取出した所
望ブロツクを書込むべきロー（置換対象ロー）を
決定する回路である。例えば、選択されたカラム
中で最も長い期間アクセスのなかつたローが、置
換対象ローに選ばれる。Ｃビツトアレイ部７は、
データ部４中の各ブロツクに対応して、そのブロ
ツクが更新操作を受けたか否かを示すビツト（Ｃ
ビツト）を保持する。したがつて、Ｃビツトが対
応ブロツクに更新のあつたことを示せば、そのブ
ロツクはスワツプアウトの対象となる。
ビツト判定回路１１０がヒツトを検出できなか
つたとき、リプレース回路５は当該カラムにおけ
る置換対象ローを示す情報を出力し、この情報は
デコーダ１０５でロー情報に変換され、セレクタ
１０８を経て、セレクタ１０７に供給されるとと
もに、データ部４に書込位置情報として供給され
る。この間、Ｃビツトアレイの対応カラムが読出
され、セレクタ１１１においてロー情報１０９に
より選択されて、置換対象ブロツクのスワツプア
ウトが必要か否かを示す信号１１２を発生する。
そして、スワツプアウトが必要であれば、当該ブ
ロツクのデータは、セレクタ１０７を経てスワツ
プアウトバツフア６に転送され、後刻、スワツプ
アウトデータパス１０を経て主記憶装置に転送さ
れる。このように、スワツプアウトデータを直接
主記憶装置に転送せず、一旦スワツプアウトバツ
フア６に掃出すことにより、主記憶装置からのデ
ータ転送を早期に実行することができる。主記憶
装置からの転送データは、パス９からセレクタ１
０４を経て、データ部４の所定ブロツク位置に書
込まれる。
つたとき、リプレース回路５は当該カラムにおけ
る置換対象ローを示す情報を出力し、この情報は
デコーダ１０５でロー情報に変換され、セレクタ
１０８を経て、セレクタ１０７に供給されるとと
もに、データ部４に書込位置情報として供給され
る。この間、Ｃビツトアレイの対応カラムが読出
され、セレクタ１１１においてロー情報１０９に
より選択されて、置換対象ブロツクのスワツプア
ウトが必要か否かを示す信号１１２を発生する。
そして、スワツプアウトが必要であれば、当該ブ
ロツクのデータは、セレクタ１０７を経てスワツ
プアウトバツフア６に転送され、後刻、スワツプ
アウトデータパス１０を経て主記憶装置に転送さ
れる。このように、スワツプアウトデータを直接
主記憶装置に転送せず、一旦スワツプアウトバツ
フア６に掃出すことにより、主記憶装置からのデ
ータ転送を早期に実行することができる。主記憶
装置からの転送データは、パス９からセレクタ１
０４を経て、データ部４の所定ブロツク位置に書
込まれる。
第３図は、１エントリ複数ブロツク方式による
バツフア記憶装置の主要部を示す。この例は、１
エントリ２１２に４個のブロツク＃０〜＃３を収
容する場合である。なお、簡明のため、ロー＃０
とロー＃ｍ−１のみが図示されている。
バツフア記憶装置の主要部を示す。この例は、１
エントリ２１２に４個のブロツク＃０〜＃３を収
容する場合である。なお、簡明のため、ロー＃０
とロー＃ｍ−１のみが図示されている。
アドレスレジスタ１に保持されるメモリアクセ
スアドレスは、上位アドレス２０１、カラムアド
レス２０２、エントリ内ブロツクアドレス（B0，
B1）２０３、ブロツク内アドレス２０４からな
る。上位アドレス２０１はロー対応のヒツト判定
回路２０７，２０８に与えられ、カラムアドレス
２０２は、デコーダ２０６で解読されて、アドレ
スアレイ部３とデータ部４のカラムを選択する。
ブロツクアドレス２０３は、デコーダ２０５で解
読された後ヒツト判定回路２０７，２０８に与え
られるとともに、データ部４に与えられてエント
リ内のブロツクを選択する。ブロツク内アドレス
２０４は、データ部４に送られて、ブロツク内の
データ単位（例えばワード）を選択する。
スアドレスは、上位アドレス２０１、カラムアド
レス２０２、エントリ内ブロツクアドレス（B0，
B1）２０３、ブロツク内アドレス２０４からな
る。上位アドレス２０１はロー対応のヒツト判定
回路２０７，２０８に与えられ、カラムアドレス
２０２は、デコーダ２０６で解読されて、アドレ
スアレイ部３とデータ部４のカラムを選択する。
ブロツクアドレス２０３は、デコーダ２０５で解
読された後ヒツト判定回路２０７，２０８に与え
られるとともに、データ部４に与えられてエント
リ内のブロツクを選択する。ブロツク内アドレス
２０４は、データ部４に送られて、ブロツク内の
データ単位（例えばワード）を選択する。
アドレスアレイ部３には、各エントリに対応し
て、そこに保持されたブロツクの上位のアドレス
と、各ブロツク対応の有効性ビツトV0〜V3が保
持されている。有効性ビツトV0〜V3は、対応ブ
ロツクにデータが入つていれば“１”で、入つて
いなければ“０”にセツトされる。ヒツト判定回
路２０７，２０８は、メモリアクセスアドレスの
上位アドレス２０１と、ブロツクアドレス２０３
を受けるデコーダ２０５の出力と、アドレスアレ
イ部３からの出力２１３とを受けて、上位アドレ
スが一致し、かつ、ブロツクアドレス２０３の指
定するブロツクの有効性ビツトが“１”であると
きに、ヒツト信号２１４又は２１５を発生する。
したがつて、ヒツト信号２１４又は２１５が発生
されたローから読出された所定カラム・所定ブロ
ツク内の所望データが、AND回路２０９又は２
１０を通り、OR回路２１１を経て出力される。
て、そこに保持されたブロツクの上位のアドレス
と、各ブロツク対応の有効性ビツトV0〜V3が保
持されている。有効性ビツトV0〜V3は、対応ブ
ロツクにデータが入つていれば“１”で、入つて
いなければ“０”にセツトされる。ヒツト判定回
路２０７，２０８は、メモリアクセスアドレスの
上位アドレス２０１と、ブロツクアドレス２０３
を受けるデコーダ２０５の出力と、アドレスアレ
イ部３からの出力２１３とを受けて、上位アドレ
スが一致し、かつ、ブロツクアドレス２０３の指
定するブロツクの有効性ビツトが“１”であると
きに、ヒツト信号２１４又は２１５を発生する。
したがつて、ヒツト信号２１４又は２１５が発生
されたローから読出された所定カラム・所定ブロ
ツク内の所望データが、AND回路２０９又は２
１０を通り、OR回路２１１を経て出力される。
スワツプアウトについては、第２図と同様な機
構により、置換対象エントリが決定されるととも
に、各エントリごとにブロツク＃０〜＃３に対応
して用意されたＣビツト（C0〜C3、“１”が更新
のあつたことを示す）が検索され、置換対象エン
トリにおいて、Ｃビツトと有効性ビツトが共に
“１”のブロツクを、すべてスワツプアウトする。
このスワツプアウトの終了後、主記憶装置からの
データ転送が行なわれる。ただし、このデータ転
送は、アクセスが要求された１ブロツクに対して
のみ行なわれる。
構により、置換対象エントリが決定されるととも
に、各エントリごとにブロツク＃０〜＃３に対応
して用意されたＣビツト（C0〜C3、“１”が更新
のあつたことを示す）が検索され、置換対象エン
トリにおいて、Ｃビツトと有効性ビツトが共に
“１”のブロツクを、すべてスワツプアウトする。
このスワツプアウトの終了後、主記憶装置からの
データ転送が行なわれる。ただし、このデータ転
送は、アクセスが要求された１ブロツクに対して
のみ行なわれる。
この方式においても、スワツプアウトバツフア
を設けることにより、主記憶装置からバツフア記
憶装置へのデータ転送の実行時期を早めることが
できる。しかし、置換対象エントリにスワツプア
ウトを必要とするブロツクが複数存在すると、そ
のすべてをスワツプアウトバツフアに掃出すまで
は、主記憶装置からのデータ転送の実行を待たせ
ねばならない。また、最悪の場合に備えて、スワ
ツプアウトバツフアの容量は、１エントリ内の全
ブロツク（前記の例では４ブロツク）を収容する
に足りるものでなければならない。
を設けることにより、主記憶装置からバツフア記
憶装置へのデータ転送の実行時期を早めることが
できる。しかし、置換対象エントリにスワツプア
ウトを必要とするブロツクが複数存在すると、そ
のすべてをスワツプアウトバツフアに掃出すまで
は、主記憶装置からのデータ転送の実行を待たせ
ねばならない。また、最悪の場合に備えて、スワ
ツプアウトバツフアの容量は、１エントリ内の全
ブロツク（前記の例では４ブロツク）を収容する
に足りるものでなければならない。
第１図は、本発明の一実施例におけるスワツプ
アウト処理に関連する部分を示す。他の部分は、
第２図及び第３図と同様である。ただし、本実施
例は、説明を簡明にするため、１エントリに２ブ
ロツクを収容する場合とする。したがつて、メモ
リアクセスアドレスのブロツクアドレス３０１
は、１ビツト(B)のみである。なお、３００はブロ
ツク内アドレスである。また、第２図と同じ符号
は同等要素を示す。第１図の装置におけるのと同
様にして、リプレース回路５は置換対象ローを示
すロー情報１０９を発生する。このロー情報とカ
ラムアドレスとにより選択されたデータ部のエン
トリ（置換対象エントリ）１３は、ブロツク０
（ブロツクアドレスＢ＝“０”）とブロツク１（Ｂ＝
“１”）を含む。また、同様にして選択された置換
対象エントリ１３対応の有効性ビツト部１１とＣ
ビツトアレイ１２は、それぞれ、ブロツク０、ブ
ロツク１に対応して、V0，V1とC0，C1を保持し
ている。AND回路３０２は、V0とC0を受けて、
ブロツク０がスワツプアウトされるべきことを示
すビツトA0を発生し、AND回路３０３は、V1と
C1を受けて、ブロツク１がスワツプアウトされ
るべきことを示すビツトA1を発生する。
アウト処理に関連する部分を示す。他の部分は、
第２図及び第３図と同様である。ただし、本実施
例は、説明を簡明にするため、１エントリに２ブ
ロツクを収容する場合とする。したがつて、メモ
リアクセスアドレスのブロツクアドレス３０１
は、１ビツト(B)のみである。なお、３００はブロ
ツク内アドレスである。また、第２図と同じ符号
は同等要素を示す。第１図の装置におけるのと同
様にして、リプレース回路５は置換対象ローを示
すロー情報１０９を発生する。このロー情報とカ
ラムアドレスとにより選択されたデータ部のエン
トリ（置換対象エントリ）１３は、ブロツク０
（ブロツクアドレスＢ＝“０”）とブロツク１（Ｂ＝
“１”）を含む。また、同様にして選択された置換
対象エントリ１３対応の有効性ビツト部１１とＣ
ビツトアレイ１２は、それぞれ、ブロツク０、ブ
ロツク１に対応して、V0，V1とC0，C1を保持し
ている。AND回路３０２は、V0とC0を受けて、
ブロツク０がスワツプアウトされるべきことを示
すビツトA0を発生し、AND回路３０３は、V1と
C1を受けて、ブロツク１がスワツプアウトされ
るべきことを示すビツトA1を発生する。
AND回路３０４〜３０９、排他的OR回路３１
０、OR回路３１１からなる処理タイプ決定回路
は、スワツプアウトブロツク指示ビツトA0，A1
とブロツクアドレスビツトＢの組合せに応じて、
遂行すべきメモリアクセス動作順序のタイプ〜
を決定し、そのタイプに対応するフリツプフロ
ツプ３１２〜３１５の１つをセツトする。メモリ
アクセス順序制御部３１６は、フリツプフロツプ
３１２〜３１５の出力とブロツクアドレスビツト
Ｂを受けて、BS（バツフア記憶装置）アクセス制
御部３１７とMS（主記憶装置）アクセス制御部
３１８を、決定されたタイプ〜に対して予め
定められた順序で所定回数だけ起動するととも
に、各起動にあたつて指定すべきブロツクアドレ
ス３２２，３２３を、BS（バツフア記憶装置）ア
クセスアドレス制御回路３１９とMS（主記憶装
置）アクセスアドレス制御回路３２０に対して指
示する。なお、スワツプアウト上位アドレス３２
１は、スワツプアウトすべきブロツクを含むエン
トリに対応するアドレスアレイ部に保持されてい
た上位アドレスを表わす。第４図は、スワツプア
ウトブロツク指示ビツトA0，A1とブロツクアド
レスビツトＢの値の各組合せに対して、フリツプ
フロツプ３１２…３１５にセツトされる処理タイ
プ〜と、メモリアクセス順序制御部３１６が
指示する処理手順とを示す。なお、同図におい
て、「SOバツフア」は、スワツプアウトバツフア
６を意味し、「MS」は主記憶装置を意味する。
０、OR回路３１１からなる処理タイプ決定回路
は、スワツプアウトブロツク指示ビツトA0，A1
とブロツクアドレスビツトＢの組合せに応じて、
遂行すべきメモリアクセス動作順序のタイプ〜
を決定し、そのタイプに対応するフリツプフロ
ツプ３１２〜３１５の１つをセツトする。メモリ
アクセス順序制御部３１６は、フリツプフロツプ
３１２〜３１５の出力とブロツクアドレスビツト
Ｂを受けて、BS（バツフア記憶装置）アクセス制
御部３１７とMS（主記憶装置）アクセス制御部
３１８を、決定されたタイプ〜に対して予め
定められた順序で所定回数だけ起動するととも
に、各起動にあたつて指定すべきブロツクアドレ
ス３２２，３２３を、BS（バツフア記憶装置）ア
クセスアドレス制御回路３１９とMS（主記憶装
置）アクセスアドレス制御回路３２０に対して指
示する。なお、スワツプアウト上位アドレス３２
１は、スワツプアウトすべきブロツクを含むエン
トリに対応するアドレスアレイ部に保持されてい
た上位アドレスを表わす。第４図は、スワツプア
ウトブロツク指示ビツトA0，A1とブロツクアド
レスビツトＢの値の各組合せに対して、フリツプ
フロツプ３１２…３１５にセツトされる処理タイ
プ〜と、メモリアクセス順序制御部３１６が
指示する処理手順とを示す。なお、同図におい
て、「SOバツフア」は、スワツプアウトバツフア
６を意味し、「MS」は主記憶装置を意味する。
第４図から明らかなように、置換対象エントリ
中でブロツクアドレスＢが示すアクセス先ブロツ
ク（Ｂ＝“０”ならブロツク０、Ｂ＝“１”ならブ
ロツク１）がスワツプアウトを要しない（ブロツ
ク０ならA0＝“０”、ブロツク１ならA1＝“０”）
場合、直ちに主記憶装置から当該ブロツクへのデ
ータ転送が実行される。また、該当エントリの全
ブロツクがスワツプアウトを要する場合（A0＝
A1＝“１”）でも、１ブロツクのみをスワツプア
ウトバツフア６に掃出した直後に、主記憶装置か
らのデータ転送が実行される。
中でブロツクアドレスＢが示すアクセス先ブロツ
ク（Ｂ＝“０”ならブロツク０、Ｂ＝“１”ならブ
ロツク１）がスワツプアウトを要しない（ブロツ
ク０ならA0＝“０”、ブロツク１ならA1＝“０”）
場合、直ちに主記憶装置から当該ブロツクへのデ
ータ転送が実行される。また、該当エントリの全
ブロツクがスワツプアウトを要する場合（A0＝
A1＝“１”）でも、１ブロツクのみをスワツプア
ウトバツフア６に掃出した直後に、主記憶装置か
らのデータ転送が実行される。
第５図は、代表として、A0＝A1＝“１”、Ｂ＝
“０”の場合の、処理手順のタイムチヤートを示
したものである。同図において、丸で囲まれた数
字は第４図における処理手順の番号に対応する。
“０”の場合の、処理手順のタイムチヤートを示
したものである。同図において、丸で囲まれた数
字は第４図における処理手順の番号に対応する。
なお、BSとMSのメモリアクセス性能の差によ
つては、タイプの場合でも、スワツプアウトを
先に実行できることがある。すなわち、MSから
のデータ転送によりBSが占有される前に１ブロ
ツクのスワツプアウトが可能であれば、そのスワ
ツプアウトを先に実行するのがよく、それにより
処理時間が短縮される。
つては、タイプの場合でも、スワツプアウトを
先に実行できることがある。すなわち、MSから
のデータ転送によりBSが占有される前に１ブロ
ツクのスワツプアウトが可能であれば、そのスワ
ツプアウトを先に実行するのがよく、それにより
処理時間が短縮される。
前記の実施例において、スワツプアウトバツフ
ア６は、１ブロツク分の容量をものでよい。ただ
し、２ブロツク分の容量のものでも差支えないこ
とは、いうまでもない。
ア６は、１ブロツク分の容量をものでよい。ただ
し、２ブロツク分の容量のものでも差支えないこ
とは、いうまでもない。
本発明によれば、上位記憶装置から下位記憶装
置への所望ブロツクの転送は、遅くとも、１ブロ
ツク分のデータを下位記憶装置からスワツプアウ
トバツフアに掃出すのに要する時間の後には実行
することができ、特に、置換対象ブロツクがスワ
ツプアウトを必要としない場合には、他のブロツ
クとは無関係に、直ちに主記憶装置からのデータ
転送が実行されるから、短時間で所望データを入
手することができる。
置への所望ブロツクの転送は、遅くとも、１ブロ
ツク分のデータを下位記憶装置からスワツプアウ
トバツフアに掃出すのに要する時間の後には実行
することができ、特に、置換対象ブロツクがスワ
ツプアウトを必要としない場合には、他のブロツ
クとは無関係に、直ちに主記憶装置からのデータ
転送が実行されるから、短時間で所望データを入
手することができる。
また、スワツプアウトバツフアの容量は、１ブ
ロツク分まで切詰めることができるから、ハード
ウエア量が節約できる。
ロツク分まで切詰めることができるから、ハード
ウエア量が節約できる。
第１図は本発明の一実施例の主要部のブロツク
ダイヤグラム、第２図はスワツプアウトバツフア
を有する１エントリ１ブロツク式のバツフア記憶
装置のブロツクダイヤグラム、第３図は１エント
リ複数ブロツク式バツフア記憶装置の主要部のブ
ロツクダイヤグラム、第４図は第１図の実施例に
おける各状況と処理手順の対照図、第５図は第１
図の実施例における代表的な処理手順のタイムチ
ヤートである。 １……メモリアクセスアドレスを保持するレジ
スタ、３……バツフア記憶装置のアドレスアレイ
部、４……同データ部、５……置換対象ローを決
定するリプレース回路、６……スワツプアウトバ
ツフア、７……更新ビツト（Ｃビツト）アレイ
部、１１……選択されたエントリに対応する有効
性ビツト群、１２……同じくＣビツトアレイ部、
１３……データ部４の選択されたエントリ、３０
１……ブロツクアドレス、A0，A1……各ブロツ
クのスワツプアウトの必要性を示す情報、３０４
〜３０９……処理タイプ決定回路、３１６……メ
モリアクセス順序制御部。
ダイヤグラム、第２図はスワツプアウトバツフア
を有する１エントリ１ブロツク式のバツフア記憶
装置のブロツクダイヤグラム、第３図は１エント
リ複数ブロツク式バツフア記憶装置の主要部のブ
ロツクダイヤグラム、第４図は第１図の実施例に
おける各状況と処理手順の対照図、第５図は第１
図の実施例における代表的な処理手順のタイムチ
ヤートである。 １……メモリアクセスアドレスを保持するレジ
スタ、３……バツフア記憶装置のアドレスアレイ
部、４……同データ部、５……置換対象ローを決
定するリプレース回路、６……スワツプアウトバ
ツフア、７……更新ビツト（Ｃビツト）アレイ
部、１１……選択されたエントリに対応する有効
性ビツト群、１２……同じくＣビツトアレイ部、
１３……データ部４の選択されたエントリ、３０
１……ブロツクアドレス、A0，A1……各ブロツ
クのスワツプアウトの必要性を示す情報、３０４
〜３０９……処理タイプ決定回路、３１６……メ
モリアクセス順序制御部。
Claims (1)
- 【特許請求の範囲】 １ 上位記憶装置と、この上位記憶装置の内容の
一部の写しをブロツク単位で１エントリにつき複
数ブロツク保持するとともに各エントリの各ブロ
ツクのスワツプアウトの要否に関する情報を保持
する手段を有する下位記憶装置とを含み、この下
位記憶装置中のあるブロツクが前記上位記憶装置
から転送されたブロツクで置換されるときに同一
エントリに属するすべての要スワツプアウトブロ
ツクを前記上位記憶装置に転送する型の多重階層
記憶システムにおいて、スワツプアウトデータを
一時的に保持するためのスワツプアウトバツフア
と、各ブロツクのスワツプアウトの要否に関する
前記情報及びアクセスアドレス中のアクセス対象
ブロツク指定情報に応答して置換対象ブロツクが
スワツプアウトを要しない限り前記上位記憶装置
からのデータ転送を前記スワツプアウトバツフア
への掃出しに優先して実行させるメモリアクセス
順序制御手段とを備えたことを特徴とするスワツ
プ制御装置。 ２ 特許請求の範囲１において、そのメモリアク
セス順序制御手段は、置換対象ブロツクがスワツ
プアウトを要する場合に、当該ブロツクの前記ス
ワツプアウトバツフアへの掃出しを最優先で実行
させるとともにそれに次ぐ優先度で前記上位記憶
装置からのデータ転送を実行させることを特徴と
するスワツプ制御装置。 ３ 特許請求の範囲２において、そのスワツプア
ウトバツフアは１ブロツクのデータ量に等しい容
量を持ち、かつ、そのメモリアクセス順序制御手
段は前記スワツプアウトバツフアを経由する前記
上位記憶装置へのデータ転送を１ブロツクずつ行
なわせることを特徴とするスワツプ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233328A JPS61112260A (ja) | 1984-11-07 | 1984-11-07 | 多重階層記憶システムにおけるスワツプ制御装置 |
| US06/795,452 US4733367A (en) | 1984-11-07 | 1985-11-06 | Swap control apparatus for hierarchical memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233328A JPS61112260A (ja) | 1984-11-07 | 1984-11-07 | 多重階層記憶システムにおけるスワツプ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61112260A JPS61112260A (ja) | 1986-05-30 |
| JPH0318217B2 true JPH0318217B2 (ja) | 1991-03-12 |
Family
ID=16953418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233328A Granted JPS61112260A (ja) | 1984-11-07 | 1984-11-07 | 多重階層記憶システムにおけるスワツプ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4733367A (ja) |
| JP (1) | JPS61112260A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965716A (en) * | 1988-03-11 | 1990-10-23 | International Business Machines Corporation | Fast access priority queue for managing multiple messages at a communications node or managing multiple programs in a multiprogrammed data processor |
| EP0350660A3 (en) * | 1988-07-13 | 1992-01-02 | Societe Des Produits Nestle S.A. | Composite sheet stock for microwave heating and receptacle |
| KR100322573B1 (ko) * | 1998-06-19 | 2002-03-08 | 윤종용 | 주기억장치와 보조기억장치사이의 스와핑 장치및 방법, 그 장치를 채용한 웹비디오 폰 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4323968A (en) * | 1978-10-26 | 1982-04-06 | International Business Machines Corporation | Multilevel storage system having unitary control of data transfers |
| JPS5619575A (en) * | 1979-07-25 | 1981-02-24 | Fujitsu Ltd | Data processing system having hierarchy memory |
| JPS5680872A (en) * | 1979-12-06 | 1981-07-02 | Fujitsu Ltd | Buffer memory control system |
-
1984
- 1984-11-07 JP JP59233328A patent/JPS61112260A/ja active Granted
-
1985
- 1985-11-06 US US06/795,452 patent/US4733367A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4733367A (en) | 1988-03-22 |
| JPS61112260A (ja) | 1986-05-30 |
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