JPS60237554A - バツフアストレツジへのム−ブイン方式 - Google Patents
バツフアストレツジへのム−ブイン方式Info
- Publication number
- JPS60237554A JPS60237554A JP59093665A JP9366584A JPS60237554A JP S60237554 A JPS60237554 A JP S60237554A JP 59093665 A JP59093665 A JP 59093665A JP 9366584 A JP9366584 A JP 9366584A JP S60237554 A JPS60237554 A JP S60237554A
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- JP
- Japan
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- way
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主記憶データのコピーを格納するバッファス
トレンジへのムーブイン方式に関する。
トレンジへのムーブイン方式に関する。
従来技術と問題点
計算機には読出した主記憶データのコピーをバ・ノファ
ストレンジ（Ｂ’Ｓ）に格納（ムーブイン）しておき、
再度該データが必要になったときは主記憶をアクセスす
ることなくバッファストレンジより該データを供給する
という方式をとるものがある。か−るバッファストレッ
ジは大容量である方が主記憶アクセスが減り、処理速度
を向上させることができるが、勿論これはコストアップ
を招く。
ストレンジ（Ｂ’Ｓ）に格納（ムーブイン）しておき、
再度該データが必要になったときは主記憶をアクセスす
ることなくバッファストレンジより該データを供給する
という方式をとるものがある。か−るバッファストレッ
ジは大容量である方が主記憶アクセスが減り、処理速度
を向上させることができるが、勿論これはコストアップ
を招く。
そこでバッファストレッジは適当容量のものとし、それ
を複数例えば１６個のブロック（ウェイという）に区分
し、どの主記憶アドレスのデータはどのウェイにムーブ
インされているかをタグメモリで管理する等の方法をと
る。
を複数例えば１６個のブロック（ウェイという）に区分
し、どの主記憶アドレスのデータはどのウェイにムーブ
インされているかをタグメモリで管理する等の方法をと
る。
バッファメモリの各ウェイへ主記憶データのコピーをど
う格納するかは、各ウェイがデータで一杯になるまでは
例えばウェイナンバー順に逐次格納する等の方法でよく
、そして一杯になった後はＬＲＵ （Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ Ｕｓｅｄ）アルゴリズムに従うのが普通
である。いずれにしてもウェイ使用要領は固定されてい
る（予め定められている）のが従来方式である。
う格納するかは、各ウェイがデータで一杯になるまでは
例えばウェイナンバー順に逐次格納する等の方法でよく
、そして一杯になった後はＬＲＵ （Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ Ｕｓｅｄ）アルゴリズムに従うのが普通
である。いずれにしてもウェイ使用要領は固定されてい
る（予め定められている）のが従来方式である。
しかじウェイ使用要領が固定されてし）ると、不都合な
ことがある。例えばノく・ノファストレ・ノジ続出しデ
ータに誤りが検出され、該誤り番よノ＼−ドエラーなの
か否か確認したいとき、これ番ま同じノ＜・ノファスト
レンジのアドレスにデータを書込みそれを読出して見れ
ば容易に分るが、アクセス番よＬＲＵアルゴリズムに依
ることになってむすると、今続出したアドレスへの書込
み番ま最もｆＩＬ廻しになってしまい、上記の処理がで
きなし）。
ことがある。例えばノく・ノファストレ・ノジ続出しデ
ータに誤りが検出され、該誤り番よノ＼−ドエラーなの
か否か確認したいとき、これ番ま同じノ＜・ノファスト
レンジのアドレスにデータを書込みそれを読出して見れ
ば容易に分るが、アクセス番よＬＲＵアルゴリズムに依
ることになってむすると、今続出したアドレスへの書込
み番ま最もｆＩＬ廻しになってしまい、上記の処理がで
きなし）。
発明の目的
本発明はか＼る点を改善し、任意に１旨定したウエイヘ
データ書込みができるようにし、診断や噌生能測定に有
利なハ・ノファストレ・ソジを提（共しようとするもの
である。
データ書込みができるようにし、診断や噌生能測定に有
利なハ・ノファストレ・ソジを提（共しようとするもの
である。
発明の構成
本発明は、複数のウェイに区分された、主記憶データの
コピーを格納する）飄・ノファストレ・ノジへのムーブ
イン方式において、ムーブインを予め定めた順序で、バ
ンファストレ・ノジの各ウェイに対して行なう他、任意
に指定したウェイに対して強制的に行なえるようにもし
、この強制ムーブインでは、当該アドレスが指定外のウ
ェイに対するタグメモリにあればそれを無効化すること
を特徴とするが、次に実施例を参照しながらこれを説明
する。
コピーを格納する）飄・ノファストレ・ノジへのムーブ
イン方式において、ムーブインを予め定めた順序で、バ
ンファストレ・ノジの各ウェイに対して行なう他、任意
に指定したウェイに対して強制的に行なえるようにもし
、この強制ムーブインでは、当該アドレスが指定外のウ
ェイに対するタグメモリにあればそれを無効化すること
を特徴とするが、次に実施例を参照しながらこれを説明
する。
発明の実施例
図面は本発明の実施例を示し、ＭＳは主記憶、ＢＳはバ
ッファストレッジ、ＢＳ ＴＡＧはバッファストレッジ
のタグメモリである。パンファストレッジＢＳはウェイ
Ｏ，ウェイ１．・・・・・・に分かれており、タグメモ
リは各ウェイ毎に設けられる。
ッファストレッジ、ＢＳ ＴＡＧはバッファストレッジ
のタグメモリである。パンファストレッジＢＳはウェイ
Ｏ，ウェイ１．・・・・・・に分かれており、タグメモ
リは各ウェイ毎に設けられる。
本例ではウェイはＷＡＹＯ，ＷＡＹＩの２つとしている
が前述のようにこれは例えば１６個ある。
が前述のようにこれは例えば１６個ある。
主記憶データをバッファストレッジＢＳヘムーブインす
る場合は、ＬＲＵアルゴリズムによりウェイナンバーＭ
Ｖ Ｉ Ｎ−ＷＡＹを決め、今これが０番であったとす
るとＷＡＹＯがセレクタＳＥＬより出力され（ＷＡＹＯ
がＨレベル、ＷＡＹＩがＬレベルになる）、これはアン
ドゲートＧｌ、Ｇ３、インヒビットゲートＧ７へ入力さ
れる。またムーブインアドレス（これは主記憶アクセス
アドレスの一部と同じ）がＢＳアドレスレジスタＢＳＡ
Ｒヘセソトされ、これはバッファストレッジＢＳ ＷＡ
ＹＯ，同ＷＡＹＩ、そのタグメモリＢＳＴＡＧ ＷＡＹ
Ｏ１同ＷＡＹＩ、比較器ｃｉ、ｃ２へ入力され、また切
換スイッチＳＬ、Ｓ２を介して書込みデータとしてＢＳ
ＴＡＧ ＷＡＹＯ１同ＷＡＹＩへ入力される。続いて
ムーブインタイミングを決定するレジスタＲ２に信号Ｍ
ＶＩＮがセントされ、これによりアンドゲートＧｌ、Ｇ
３が出力を生じ、これはライトイネーブル信号ＷＥとな
ってＢＳ ＴＡＧ ＷＡＹＯにはＢＳＡＲのデータ即ち
ムーブインアドレスを書込み、また主記憶ＭＳから読出
され書込みデータレジスタＢＳＤＲに入っている該続出
しデータをＢＳ ＷＡＹＯへ書込む。書込み先（書込み
アドレス）はいずれも上記ムーブインアドレスで指定さ
れたアドレスである。
る場合は、ＬＲＵアルゴリズムによりウェイナンバーＭ
Ｖ Ｉ Ｎ−ＷＡＹを決め、今これが０番であったとす
るとＷＡＹＯがセレクタＳＥＬより出力され（ＷＡＹＯ
がＨレベル、ＷＡＹＩがＬレベルになる）、これはアン
ドゲートＧｌ、Ｇ３、インヒビットゲートＧ７へ入力さ
れる。またムーブインアドレス（これは主記憶アクセス
アドレスの一部と同じ）がＢＳアドレスレジスタＢＳＡ
Ｒヘセソトされ、これはバッファストレッジＢＳ ＷＡ
ＹＯ，同ＷＡＹＩ、そのタグメモリＢＳＴＡＧ ＷＡＹ
Ｏ１同ＷＡＹＩ、比較器ｃｉ、ｃ２へ入力され、また切
換スイッチＳＬ、Ｓ２を介して書込みデータとしてＢＳ
ＴＡＧ ＷＡＹＯ１同ＷＡＹＩへ入力される。続いて
ムーブインタイミングを決定するレジスタＲ２に信号Ｍ
ＶＩＮがセントされ、これによりアンドゲートＧｌ、Ｇ
３が出力を生じ、これはライトイネーブル信号ＷＥとな
ってＢＳ ＴＡＧ ＷＡＹＯにはＢＳＡＲのデータ即ち
ムーブインアドレスを書込み、また主記憶ＭＳから読出
され書込みデータレジスタＢＳＤＲに入っている該続出
しデータをＢＳ ＷＡＹＯへ書込む。書込み先（書込み
アドレス）はいずれも上記ムーブインアドレスで指定さ
れたアドレスである。
ＬＲＵアルゴリズムにより選択されたウェイナンバーが
１のときは信号ＷＡＹＩがＨ（レベル）になり、ＷＡＹ
ＯはＬ（ロー）レベルになり、Ｈレベルの信号ＷＡＹＩ
はアンドゲートＧ２．Ｇ４、及びインヒビットゲートＧ
８へ入力され、書込みはＢＳ ＷＡＹＩ 及びＢＳ Ｔ
ＡＧ ＷＡＹＩに対して行なわれる。
１のときは信号ＷＡＹＩがＨ（レベル）になり、ＷＡＹ
ＯはＬ（ロー）レベルになり、Ｈレベルの信号ＷＡＹＩ
はアンドゲートＧ２．Ｇ４、及びインヒビットゲートＧ
８へ入力され、書込みはＢＳ ＷＡＹＩ 及びＢＳ Ｔ
ＡＧ ＷＡＹＩに対して行なわれる。
読出しに際してはその主記憶読出しアドレスの一部と同
じものがレジスタＢＳＡ、Ｒにセットされ、これはタグ
メモリＢＳ ＴＡＧ ＷＡＹＯ，同ＷＡＹＩをアクセス
する。該レジスタＢＳＡＲにセットされたアドレスで成
るタグメモリ例えばＢＳＴＡＧ ＷＡＹＩが読出し出力
を生じ、該アドレスのデータはウェイ１のバッファスト
レンジにあることを示すと該ＢＳ ＷＡＹＩの上記アド
レスのデータが読出され、その読出しデータがＣＰＵな
どへ送られる。またタグメモリがいずれも読出し出力を
生ぜず、当該アドレスのデータはどのバッファストレッ
ジにも格納されていないことを示すと主記憶をアクセス
しまた上記のムーブインが行なわれることになるが、こ
れらの部分の図示は図面では省略している。
じものがレジスタＢＳＡ、Ｒにセットされ、これはタグ
メモリＢＳ ＴＡＧ ＷＡＹＯ，同ＷＡＹＩをアクセス
する。該レジスタＢＳＡＲにセットされたアドレスで成
るタグメモリ例えばＢＳＴＡＧ ＷＡＹＩが読出し出力
を生じ、該アドレスのデータはウェイ１のバッファスト
レンジにあることを示すと該ＢＳ ＷＡＹＩの上記アド
レスのデータが読出され、その読出しデータがＣＰＵな
どへ送られる。またタグメモリがいずれも読出し出力を
生ぜず、当該アドレスのデータはどのバッファストレッ
ジにも格納されていないことを示すと主記憶をアクセス
しまた上記のムーブインが行なわれることになるが、こ
れらの部分の図示は図面では省略している。
以上はバッファストレッジＢＳの通常の使用法であるが
、本発明では任意に指定したパンファストレッジへデー
タ書込み（ムーブイン）を行なえるようにもする。この
目的でウェイ指定レジスタＲ１を設け、またマルチプレ
クサＭＰＸを設けてレジスタＲ１にデータがセットされ
たときはＭＰＸはＬＲＵ側からＲ１側へ切換わって該レ
ジスタＲ１のデータを出力するようにする。従ってマイ
クロ命令によりレジスタＲ１にウェイナンバー〇をセッ
トし、レジスタＢＳＡＲへアドレスをセントすればＷＡ
ＹＯがＨレベル、ＷＡＹＩはＬレベルになり、前述のよ
うにＢＳ ＷＡＹＯ及びＢＳＴＡＧ ＷＡＹＯへの書込
みが行なわれる。
、本発明では任意に指定したパンファストレッジへデー
タ書込み（ムーブイン）を行なえるようにもする。この
目的でウェイ指定レジスタＲ１を設け、またマルチプレ
クサＭＰＸを設けてレジスタＲ１にデータがセットされ
たときはＭＰＸはＬＲＵ側からＲ１側へ切換わって該レ
ジスタＲ１のデータを出力するようにする。従ってマイ
クロ命令によりレジスタＲ１にウェイナンバー〇をセッ
トし、レジスタＢＳＡＲへアドレスをセントすればＷＡ
ＹＯがＨレベル、ＷＡＹＩはＬレベルになり、前述のよ
うにＢＳ ＷＡＹＯ及びＢＳＴＡＧ ＷＡＹＯへの書込
みが行なわれる。
この場合、レジスタＢＳＡＲヘセットするアドレスは、
診断目的の場合でも、前述のムーブインアドレスと同種
のものである。そこで該診断目的でレジスタＢＳＡＲヘ
セントしたアドレスが既に他のウェイ、本例ではＷＡＹ
Ｉに割当てられていたとすると多重登録が発生する。ウ
ェイ割当てがＬＲＵアルゴリズムによってのみ行なわれ
る場合はか＼るケースの発生は有り得ないが、ＬＲＵア
ルゴリズムとは別にレジスタＲ１を通して任意のウェイ
を強制指定することができるようになると、か＼るケー
スが発生し得る。多重登録がなされであるアドレスはタ
グメモリＢＳ ＴＡＧ ＷＡＹＯにも同ＷＡＹＩにも登
録されていると、ＢＳをアクセスするとき当該アドレス
についてはＷＡＹＯ，ＷＡＹＩのどれをアクセスしてよ
いか分らなくなってしまう。
診断目的の場合でも、前述のムーブインアドレスと同種
のものである。そこで該診断目的でレジスタＢＳＡＲヘ
セントしたアドレスが既に他のウェイ、本例ではＷＡＹ
Ｉに割当てられていたとすると多重登録が発生する。ウ
ェイ割当てがＬＲＵアルゴリズムによってのみ行なわれ
る場合はか＼るケースの発生は有り得ないが、ＬＲＵア
ルゴリズムとは別にレジスタＲ１を通して任意のウェイ
を強制指定することができるようになると、か＼るケー
スが発生し得る。多重登録がなされであるアドレスはタ
グメモリＢＳ ＴＡＧ ＷＡＹＯにも同ＷＡＹＩにも登
録されていると、ＢＳをアクセスするとき当該アドレス
についてはＷＡＹＯ，ＷＡＹＩのどれをアクセスしてよ
いか分らなくなってしまう。
切換スイッチＳｌ、Ｓ２、比較器ＣＩ、Ｃ２はこれを避
けるためのものである。即ちレジスタＢＳＡＲにアドレ
スがセットされると、これはＢＳＴＡＧ ＷＡＹＯ１同
ＷＡＹＩを読出しくメモリはアクセスされると先ずリー
ドモードになり、次いでライトモードになるので、上記
のようになる）。
けるためのものである。即ちレジスタＢＳＡＲにアドレ
スがセットされると、これはＢＳＴＡＧ ＷＡＹＯ１同
ＷＡＹＩを読出しくメモリはアクセスされると先ずリー
ドモードになり、次いでライトモードになるので、上記
のようになる）。
その読出しデータ（前述のようにこれはアドレス）は比
較器ＣＩ、Ｃ２へ入力される。これらの比較器の他方の
入力はレジスタＢＳＡＲヘセントされたデータであり、
これらが一致すると比較器はＨレベル出力を生じる。こ
のＨレベル出力はスイッチ３１．Ｓ２の切換え信号にな
るが、その経路にはインヒビソトゲートＧ７．０８が入
っているので、選択されたＢＳ及びそのタグメモリの系
統（本例ではうエイ０）では、一致しても、ゲートＧ７
が閉じてスイッチＳ１の切換えは行なわれないが、非選
択ＢＳ、同タグメモリ（本例ではウェイ１）ではゲート
Ｇ８は開くから、一致するならスイッチＳ２の切換えが
行なわれ、かつオアゲー）Ｇ６を通してライトイネーブ
ル信号ＷＥが出力される。この結果タグメモリＢＳ Ｔ
ＡＧ ＷＡＹＯでは前述の如き書込みが行なわれ、また
ＢＳＴＡＧ ＷＡＹＩでは無効符号ＮＥＣが書込まれ、
当該アドレスは無効であることがマークされる。
較器ＣＩ、Ｃ２へ入力される。これらの比較器の他方の
入力はレジスタＢＳＡＲヘセントされたデータであり、
これらが一致すると比較器はＨレベル出力を生じる。こ
のＨレベル出力はスイッチ３１．Ｓ２の切換え信号にな
るが、その経路にはインヒビソトゲートＧ７．０８が入
っているので、選択されたＢＳ及びそのタグメモリの系
統（本例ではうエイ０）では、一致しても、ゲートＧ７
が閉じてスイッチＳ１の切換えは行なわれないが、非選
択ＢＳ、同タグメモリ（本例ではウェイ１）ではゲート
Ｇ８は開くから、一致するならスイッチＳ２の切換えが
行なわれ、かつオアゲー）Ｇ６を通してライトイネーブ
ル信号ＷＥが出力される。この結果タグメモリＢＳ Ｔ
ＡＧ ＷＡＹＯでは前述の如き書込みが行なわれ、また
ＢＳＴＡＧ ＷＡＹＩでは無効符号ＮＥＣが書込まれ、
当該アドレスは無効であることがマークされる。
発明の詳細
な説明したように本発明では、複数のウェイに分れてい
るパンファストレッジのどれにムーブインするかを、Ｌ
ＲＵアルゴリズムの他に、任意に指定できるようにした
ので、ＢＳパリティエラーが発生したＢＳエリアへのム
ーブインをマイクロ命令によって行ない、故障診断をす
る等の処理が容易にできる。また診断の他に、頻繁にア
クセスされる主記憶の特定ブロックのデータのコピー先
をＢＳの特定ブロックに固定する、等の処理がマイクロ
命令だけで可能になり、ＷＡＹを固定してそのＷＡＹだ
けならどういう結果になるか等の性能測定も容易に行な
える。更にウェイ指定レジスタＲ１による強制ムーブイ
ンを行なう際、他のウェイに既に同一のムーブインアド
レスが存在する場合はそれを無効化して多重登録を防ぐ
ことができる。
るパンファストレッジのどれにムーブインするかを、Ｌ
ＲＵアルゴリズムの他に、任意に指定できるようにした
ので、ＢＳパリティエラーが発生したＢＳエリアへのム
ーブインをマイクロ命令によって行ない、故障診断をす
る等の処理が容易にできる。また診断の他に、頻繁にア
クセスされる主記憶の特定ブロックのデータのコピー先
をＢＳの特定ブロックに固定する、等の処理がマイクロ
命令だけで可能になり、ＷＡＹを固定してそのＷＡＹだ
けならどういう結果になるか等の性能測定も容易に行な
える。更にウェイ指定レジスタＲ１による強制ムーブイ
ンを行なう際、他のウェイに既に同一のムーブインアド
レスが存在する場合はそれを無効化して多重登録を防ぐ
ことができる。
図面は本発明の実施例を示すブロック図である。
図でＭＳは主記憶、ＢＳはバッファストレッジ、Ｒ１は
ウェイ指定レジスタ、ＢＳ ＴＡＧはタグメモリ、ＮＥ
Ｃは無効符号である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
ウェイ指定レジスタ、ＢＳ ＴＡＧはタグメモリ、ＮＥ
Ｃは無効符号である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 【特許請求の範囲】 複数のウェイに区分された、主記憶データのコピーを格
納するバッファストレッジへのムーブイン方式において
、 ムーブインを予め定めた順序で、バッファストレンジの
各ウェイに対して行なう他、任意に指定したウェイに対
して強制的に行なえるようにもし、この強制ムーブイン
では、当該アドレスが指定外のウェイに対するタグメモ
リにあればそれを無効化することを特徴としたパンファ
ストレッジへのムーブイン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093665A JPS60237554A (ja) | 1984-05-10 | 1984-05-10 | バツフアストレツジへのム−ブイン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093665A JPS60237554A (ja) | 1984-05-10 | 1984-05-10 | バツフアストレツジへのム−ブイン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237554A true JPS60237554A (ja) | 1985-11-26 |
Family
ID=14088690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093665A Pending JPS60237554A (ja) | 1984-05-10 | 1984-05-10 | バツフアストレツジへのム−ブイン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237554A (ja) |
-
1984
- 1984-05-10 JP JP59093665A patent/JPS60237554A/ja active Pending
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