JPS61111543A - エツチング方法 - Google Patents

エツチング方法

Info

Publication number
JPS61111543A
JPS61111543A JP23389284A JP23389284A JPS61111543A JP S61111543 A JPS61111543 A JP S61111543A JP 23389284 A JP23389284 A JP 23389284A JP 23389284 A JP23389284 A JP 23389284A JP S61111543 A JPS61111543 A JP S61111543A
Authority
JP
Japan
Prior art keywords
oxide film
etching
etched
photo resist
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23389284A
Other languages
English (en)
Inventor
Tsutomu Otogawa
音川 努
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP23389284A priority Critical patent/JPS61111543A/ja
Publication of JPS61111543A publication Critical patent/JPS61111543A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、半導体ウェハに所定のデバイスを形成する
場合に必要なエツチング方法に係り、特に、ウェットタ
イプのエツチング方法に関する。
(ロ)従来技術 一般にこの種のエツチング方法は、例えば半導体ウェハ
の表面に形成させたシリコン酸化膜或いは電極等をパタ
ーンニングする場合に利用されている。ここでは、前記
シリコン酸化膜をパターンニングする場合を例として説
明する。
まず前記半導体ウェハの表面にシリコン酸化膜を成長さ
せ、ホトレジストの塗布・露光・現像工程を経て前記シ
リコン酸化膜のエツチングすべき部分以外をホトレジス
トで被覆した後、前記半導体ウェハを例えば弗化水素等
のエツチング液中に所定時間浸漬させることにより前記
シリコン酸化膜をパターンニングしている。即ち、従来
では一度のエツチングでもって完了させている。このと
き、前記シリコン酸化膜とホトレジストとの界面にエツ
チング液が回り込み、この部分からエツチング深さと比
例してサイドエツチングしてしまうという問題がある。
即ち、上記方法においては微細なパターンニングを行う
のは非常に困難であり、  ′製品として歩留りの低減
を招くこととなる。
(ハ)目的 この発明は、サイドエツチング量を減少せしめて微細な
パターンニングを可能とし、かつ、製品の歩留りを向上
しうるエツチング方法を提供することを目的としている
(ニ)構成 この発明に係るエツチング方法の特徴とする処は、半導
体ウェハの表面の被エツチング部以外を覆ったホトレジ
ストをマスクとして前記被エツチング部を所定の深さま
でエツチングする第1のエツチング工程と、該被エツチ
ング部とホトレジストとを再密着せしめるように該半導
体ウェハを加熱するベーキング工程と、前記ベーキング
されたホトレジストをマスクとして前記残余の被エツチ
ング部を再度エツチングする第2のエツチング工程とを
具備したことにある。
(ポ)実施例 第1図はこの発明に係るエツチング方法の一実施例を示
す説明図であり、被エツチング層とじて本実施例ではシ
リコン酸化膜とする。同図を参考として以下説明する。
■ 半導体ウェハ10の表面11にシリコン酸化膜20
を成長させる。このシリコン酸化膜20のエツチングす
べき部分以外に通常の露光・現像工程を経てホトレジス
ト30を被着させる(第1図(al参照)。
■ 例えば弗化水素等のエツチング液中に前記ホトレジ
スI・30をマスクとした半導体ウェハ10を浸漬させ
ることにより、シリコン酸化膜20の膜厚の約50%を
エツチングする(第1図(b)参照)(第1のエツチン
グ工程)。
■ 前記半導体ウェハ10を大量の純水にて洗浄し、乾
燥させる。
■ 前記洗浄した半導体ウェハ10を例えばホットプレ
ートの上に装着し、前記被着したホトレジストの種類に
応じて加熱温度および時間を設定するが22本実施例で
は140℃程度で5分間位行うことにより、ホトレジス
ト30とシリコン酸化膜20との密着性を再度高める(
ベーキング工程)。なお、前記■の工程にて所定厚エツ
チングしたシリコン酸化膜20上端に発生したサイドエ
ツチング部21には、その上部に位置するホトレジスト
30が変形して前記シリコン酸化膜20のサイドエツチ
ング部21を覆うようになる(第1図(C1参照)。
■ 前記ベーキングした半導体ウェハ10を再度弗化水
素等のエツチング液中に浸漬させることにより、前記残
余のシリコン酸化膜20を完全にエツチングさせる(第
1図(dl参照)(第2のエツチング工程)。
上記の如くパターンニングされた半導体ウェハ10は、
順次拡散および成長工程へと進む。
なお、この発明は被エツチング部として上記実施例のも
のに限定されず、例えばアルミニウム等の電極および窒
化膜などをパターンニングさせる場合にも有効であるこ
とは言うまでもない。
また、上記実施例ではエツチング工程を2分割した場合
を示したが、これに限定されるものでなく、分割数を3
以上にしそれぞれのエツチング工程の間にベーキング工
程を介在させればサイドエツチング量を更に少な(する
ことができる。
(へ)効果 この発明は、上記詳説したように、工・ノチング工程を
複数回に分けると共にその途中に、サイドエツチング部
をホトレジストで覆いかつホトレジストの密着性を良好
にするベーキング工程を介在させたので、全体のサイド
エツチング量を大幅に減少させることができ、よって微
細なパターンニングが可能となる。
【図面の簡単な説明】
第1図はこの発明に係るエツチング方法の一実施例を示
す説明図である。 10・・・半導体ウェハ、11・・・表面、20・・・
シリコン酸化膜、21・・・サイドエ・ノチング部、3
0・・・ホトレジスト。

Claims (1)

    【特許請求の範囲】
  1. (1)半導体ウェハの表面の被エッチング部以外を覆っ
    たホトレジストをマスクとして前記被エッチング部を所
    定の深さまでエッチングする第1のエッチング工程と、 該被エッチング部とホトレジストとを再密着せしめるよ
    うに該半導体ウェハを加熱するベーキング工程と、 前記ベーキングされたホトレジストをマスクとして前記
    残余の被エッチング部を再度エッチングする第2のエッ
    チング工程とを具備したことを特徴とするエッチング方
    法。
JP23389284A 1984-11-05 1984-11-05 エツチング方法 Pending JPS61111543A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23389284A JPS61111543A (ja) 1984-11-05 1984-11-05 エツチング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23389284A JPS61111543A (ja) 1984-11-05 1984-11-05 エツチング方法

Publications (1)

Publication Number Publication Date
JPS61111543A true JPS61111543A (ja) 1986-05-29

Family

ID=16962197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23389284A Pending JPS61111543A (ja) 1984-11-05 1984-11-05 エツチング方法

Country Status (1)

Country Link
JP (1) JPS61111543A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05148339A (ja) * 1991-02-27 1993-06-15 Bayer Ag 親水性のオレフイン性不飽和ポリウレタンおよびその反応性乳化剤としての使用

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05148339A (ja) * 1991-02-27 1993-06-15 Bayer Ag 親水性のオレフイン性不飽和ポリウレタンおよびその反応性乳化剤としての使用

Similar Documents

Publication Publication Date Title
US4345969A (en) Metal etch solution and method
JPS61111543A (ja) エツチング方法
JPS5898942A (ja) 超微細パタ−ンの形成法
JPS6289324A (ja) 半導体装置の製造方法
JPS62149138A (ja) 半導体装置の製造方法
JPS58192338A (ja) 半導体装置及びその製造方法
JP2600213B2 (ja) レジストパターン形成法
JPS6390832A (ja) パタ−ン形成方法
JPS63312632A (ja) 半導体装置の製造方法
JPH0837233A (ja) 半導体装置の製造方法
JPS6116530A (ja) 半導体装置の製造方法
JPS61113237A (ja) ポリシリコンのエツチング方法
JPS57141938A (en) Manufacture of semiconductor device
JPS63312645A (ja) 半導体装置の製造方法
JPS5863149A (ja) 光導体装置の電極製造方法
JPS60226160A (ja) 薄膜抵抗装置の製造方法
JPS6279625A (ja) 半導体装置の製造方法
JPH05190528A (ja) シリコンウェハのエッチング方法
JPS5823480A (ja) シリコンゲ−トの形成方法
JPH0536956A (ja) Si単結晶薄膜の厚さを均一化する方法
JPS63300568A (ja) ショットキ−電極の形成方法
JPH0263292B2 (ja)
JPS62155519A (ja) ドライエツチング方法
JPH03250729A (ja) 半導体素子の製造方法
JPS62262441A (ja) 半導体装置の製造方法