JPS61104667A - Mosトランジスタ - Google Patents
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- JPS61104667A JPS61104667A JP22592684A JP22592684A JPS61104667A JP S61104667 A JPS61104667 A JP S61104667A JP 22592684 A JP22592684 A JP 22592684A JP 22592684 A JP22592684 A JP 22592684A JP S61104667 A JPS61104667 A JP S61104667A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はMO8半導体集積回路のMOS FETのソ
ースを表面の配線を用いることなくGND電位まt、=
はV。0電位に固定する半導体装置の製造方法に関する
。
ースを表面の配線を用いることなくGND電位まt、=
はV。0電位に固定する半導体装置の製造方法に関する
。
(従来の技術)
半導体装置のうら、−例としてN M OS型半導体装
置の従来の製造方法については、たとえば「超1.81
システム入門」C−ミード、1.・コンウェイ共著、培
風館、58年9月15日発行に詳細に記載されている。
置の従来の製造方法については、たとえば「超1.81
システム入門」C−ミード、1.・コンウェイ共著、培
風館、58年9月15日発行に詳細に記載されている。
半導体装置においては、NMO3FETのソースがGN
r)に接続されているものが少なくない。
r)に接続されているものが少なくない。
第3図は従来のMO3I−ランジスタの断面図である。
この第3図において、単結晶基板8トに通常の酸化、拡
散工程およびリソグラフィ上程を経て、第3図のような
NMO8I−ランジスタが形成される。このようなNM
O3+−ランジスタのソース電位をGND電位に固定す
るのは、以下の方法による。N4のドレイン拡散層1お
よびソース拡散層2は、絶縁膜4をリソグラフィに1つ
て開孔する。この間孔部をコンタクトホールと呼ぶ。
散工程およびリソグラフィ上程を経て、第3図のような
NMO8I−ランジスタが形成される。このようなNM
O3+−ランジスタのソース電位をGND電位に固定す
るのは、以下の方法による。N4のドレイン拡散層1お
よびソース拡散層2は、絶縁膜4をリソグラフィに1つ
て開孔する。この間孔部をコンタクトホールと呼ぶ。
このコンタクトホール部にポリシリコン配線またはアル
ミ配線5を形成する。それによって、前記ドレイン拡散
層1およびソース拡散層2の電位を固定する。ソース拡
散層2はアルミ配線5を介してGNDに接続される。こ
れ1こより、ソース拡散層2はGND電位に固定される
。なお、7ばチャネルストップ層である。
ミ配線5を形成する。それによって、前記ドレイン拡散
層1およびソース拡散層2の電位を固定する。ソース拡
散層2はアルミ配線5を介してGNDに接続される。こ
れ1こより、ソース拡散層2はGND電位に固定される
。なお、7ばチャネルストップ層である。
(発明が解決しようとずろ問題点)
」1記のようなNMOSトランジスタにおいて、リース
拡散層2の平面方向の大きさは、ゲート電極3とコンタ
ク1−ホール端の間隔り、とコンタクトホール径L2と
コンタクトホールとフィールド酸化膜6間の間隔I、3
の合計、すなわちり、+L2+L3となり、この三つの
間隔はそれぞれ製造装置や電気特性の制約のために許容
最小間隔がある。
拡散層2の平面方向の大きさは、ゲート電極3とコンタ
ク1−ホール端の間隔り、とコンタクトホール径L2と
コンタクトホールとフィールド酸化膜6間の間隔I、3
の合計、すなわちり、+L2+L3となり、この三つの
間隔はそれぞれ製造装置や電気特性の制約のために許容
最小間隔がある。
tvとえば、ある一般的な縮小投影露光技術を用いた場
合、L、≧1.5μm、r−2≧1.571m、 T−
3≧10μmというように合計45μm以上のドレイン
拡散層1、ソース拡散層2の大きさが必要となる。
合、L、≧1.5μm、r−2≧1.571m、 T−
3≧10μmというように合計45μm以上のドレイン
拡散層1、ソース拡散層2の大きさが必要となる。
また、コンタクトホール開孔後に不純物をコンタクトホ
ール下のSi基板8に拡散して、N゛を形成する工程を
付加ずろ乙と1ζ」、す、h″IJH己I73をOp
rnとすることができる。しかし、この方法でもI、−
11、、、2= 3. Olt m以上の大きさが必要
である。
ール下のSi基板8に拡散して、N゛を形成する工程を
付加ずろ乙と1ζ」、す、h″IJH己I73をOp
rnとすることができる。しかし、この方法でもI、−
11、、、2= 3. Olt m以上の大きさが必要
である。
以上のよう1ζ、NMr)Sl−ランジスタのソース拡
散層の電位を固定するために大きなコンタク)・ン1;
−tbの面積お、]、び乙わ7こ伴なうパターンの余裕
の面積を要し、集積度向上の妨げと4fる欠点があつt
こ。
散層の電位を固定するために大きなコンタク)・ン1;
−tbの面積お、]、び乙わ7こ伴なうパターンの余裕
の面積を要し、集積度向上の妨げと4fる欠点があつt
こ。
乙の発明(31前記従来技術が持っている問題点のうち
、拡散層がV面的に大きくなる問題点を改良した半導体
装置の製造方法を提供するものである。
、拡散層がV面的に大きくなる問題点を改良した半導体
装置の製造方法を提供するものである。
(問題点を解決するだめの手段)
この発明は、半導体装置の製造方法7ζおいで、ソース
拡散層1ζ隣接するか、またはソース拡散層の下にこれ
とは逆の極性をもつ高濃度拡散層を形成する工程を44
加したものである。
拡散層1ζ隣接するか、またはソース拡散層の下にこれ
とは逆の極性をもつ高濃度拡散層を形成する工程を44
加したものである。
(作 用)
乙の発明1こよれは′、以−トのような二II捏を追加
したので、ソース拡散層と高濃度拡散層上の間に接合耐
圧の低いダイA−ドもしくはトンネルダイオ−ドが形成
され、ソース拡散層の電位をコンタクトホールを介さず
tこ51基板から固定する。
したので、ソース拡散層と高濃度拡散層上の間に接合耐
圧の低いダイA−ドもしくはトンネルダイオ−ドが形成
され、ソース拡散層の電位をコンタクトホールを介さず
tこ51基板から固定する。
(実施例)
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第1図(、)および第1図(
b)はその一実施例の工程説明図である。
て図面に基づき説明する。第1図(、)および第1図(
b)はその一実施例の工程説明図である。
この第1図(、)、第1図fb)の両図において、第3
図と同一部分には同一符号を付して述べる。
図と同一部分には同一符号を付して述べる。
まず、第1図(a)1こ示すように、通常のNMOS製
造工程を経て、ゲート電極のパターニングを行なった後
、将来ソース拡散層2(第1図(b))となる領域Aと
フィールド領域の間Bが被覆されるようにレジストパタ
ーニングし、AsやPなどのドナー型不純物(] X
]0015cm−3P型をイオン注入法などによって、
Si基板8中へ導入する。
造工程を経て、ゲート電極のパターニングを行なった後
、将来ソース拡散層2(第1図(b))となる領域Aと
フィールド領域の間Bが被覆されるようにレジストパタ
ーニングし、AsやPなどのドナー型不純物(] X
]0015cm−3P型をイオン注入法などによって、
Si基板8中へ導入する。
次いで、熱処理を行って前記不純物を拡散し、表面不純
物濃度約2 X’lO”Cm〜3、深さ0.3μのN+
ドレイン拡散層1およびソース拡散層2を第1図(bl
のように形成する。
物濃度約2 X’lO”Cm〜3、深さ0.3μのN+
ドレイン拡散層1およびソース拡散層2を第1図(bl
のように形成する。
次に、前記被覆さA]た部分のみ露出するようにレジス
トパターニング(ッ、前記不純物と逆の極性の不IIJ
li物、すなわちボロンなどをイオン注入法によって導
入した後熱処理を行ない、表面不純物濃度約5×101
9cm−3深さ0.3μのP4拡散層9をソース拡散層
2の隣に形成する。
トパターニング(ッ、前記不純物と逆の極性の不IIJ
li物、すなわちボロンなどをイオン注入法によって導
入した後熱処理を行ない、表面不純物濃度約5×101
9cm−3深さ0.3μのP4拡散層9をソース拡散層
2の隣に形成する。
このとき、前記2回のレジストパターニングは、ソース
拡散層2とP4拡散層9が隣接するように考慮されなけ
ればならない。このP+拡散層9とソース拡散層2の領
域は重なってもよいが離間してはならない。
拡散層2とP4拡散層9が隣接するように考慮されなけ
ればならない。このP+拡散層9とソース拡散層2の領
域は重なってもよいが離間してはならない。
このようにして作られたソース拡散層2とビ拡散層9は
耐圧の低いツェナーダイオード特性を示す。ツェナーダ
イオードはソフトなブレークダウン特性を示し、1〜2
vとなる。この2つの拡散層の濃度をさらに濃くするこ
とにより、耐圧をさらに下げることができ、トンネルダ
イオード特性を示す場合もある。
耐圧の低いツェナーダイオード特性を示す。ツェナーダ
イオードはソフトなブレークダウン特性を示し、1〜2
vとなる。この2つの拡散層の濃度をさらに濃くするこ
とにより、耐圧をさらに下げることができ、トンネルダ
イオード特性を示す場合もある。
したがって、ソース拡散層2の電位をアルミ配線、コン
タクトホールなどを用いることなく、基板電位に固定す
ることができる。そのときのソース拡散層2の電位は、
ソース拡散層2とP4拡散層9によるP”N4接合の特
性をコントロールすることにより操作できる。そして、
このときのゲート電極3とソース拡散層2、P゛拡散層
9境界との間隔I、4、およびフィールド酸化膜6の端
と前記拡散層境界どの間隔L5の大きさくまそれぞれ従
来法と同技術で行なうと、10μmとなるのでI、4+
L6= 2.0μmとなり、従来法(3,0〜45μ)
よりもソース拡散層2の大きさを大幅に小さくすること
が可能である。なお、4は絶縁膜、5はアルミ配線、7
はチャネルストップ拡散層で、これは第3図で示した従
来と同様である。
タクトホールなどを用いることなく、基板電位に固定す
ることができる。そのときのソース拡散層2の電位は、
ソース拡散層2とP4拡散層9によるP”N4接合の特
性をコントロールすることにより操作できる。そして、
このときのゲート電極3とソース拡散層2、P゛拡散層
9境界との間隔I、4、およびフィールド酸化膜6の端
と前記拡散層境界どの間隔L5の大きさくまそれぞれ従
来法と同技術で行なうと、10μmとなるのでI、4+
L6= 2.0μmとなり、従来法(3,0〜45μ)
よりもソース拡散層2の大きさを大幅に小さくすること
が可能である。なお、4は絶縁膜、5はアルミ配線、7
はチャネルストップ拡散層で、これは第3図で示した従
来と同様である。
前記隣接する高濃度拡散層を形成する際、一方の不純物
を31基板8に全面に導入した後、パターニングされた
レジストをマスクに逆極性の不純物をさらに高濃度に導
入して形成してもよい。
を31基板8に全面に導入した後、パターニングされた
レジストをマスクに逆極性の不純物をさらに高濃度に導
入して形成してもよい。
また、この発明の実施例をNMO8工程について述へた
が、PMO8の場合ウェル構造の場合も容易に応用する
ことが可能である。特に、CMOS工程の場合、Nチャ
ネル、PチャネルF E Tのソースドレイン拡散層を
形成工程で行うことにより何ら新しい工程を加えること
な〈実施できる利点がある。
が、PMO8の場合ウェル構造の場合も容易に応用する
ことが可能である。特に、CMOS工程の場合、Nチャ
ネル、PチャネルF E Tのソースドレイン拡散層を
形成工程で行うことにより何ら新しい工程を加えること
な〈実施できる利点がある。
NMO8の場合、ソース電位はG N D +こ固定し
、CM OSの場合はソース電位をPウェル(こ固定1
ツ、PMO3の場合(Jソース電位をV。Dに固定し、
N M OSの場合はソース電位をGND (ウェル内
)に固定j7、PMO8のソース電位は■。。(基板)
に固定する。
、CM OSの場合はソース電位をPウェル(こ固定1
ツ、PMO3の場合(Jソース電位をV。Dに固定し、
N M OSの場合はソース電位をGND (ウェル内
)に固定j7、PMO8のソース電位は■。。(基板)
に固定する。
NチャネルMO8,あるいはPch Mosの場合は、
マスク工程1回と、イオン注入工程1回が増加する。
マスク工程1回と、イオン注入工程1回が増加する。
また、0MO8の場合、NMO5I・ランジスクはPウ
ェル内に形成される場合には、NMO8I・ランジスタ
のソースは、Pウェル内の基板電位にP”N′接合を介
して固定される。
ェル内に形成される場合には、NMO8I・ランジスタ
のソースは、Pウェル内の基板電位にP”N′接合を介
して固定される。
以上のように上記第1の実施例に」゛れば、前記コンタ
ク1へホールを使用することなく半導体基板もしくはウ
ェル内にある前記半導体基板もしくはウェルと逆の極性
をもつ高濃度拡散層の電位を、前記半導体基板もしくは
ウェルの電位固定を行なうt!けで、P”N+接合耐圧
以下の値に設定することができる。
ク1へホールを使用することなく半導体基板もしくはウ
ェル内にある前記半導体基板もしくはウェルと逆の極性
をもつ高濃度拡散層の電位を、前記半導体基板もしくは
ウェルの電位固定を行なうt!けで、P”N+接合耐圧
以下の値に設定することができる。
したがって、P”拡散層とソース拡散層とによるP ”
N ”接合をトンネルダイオードもしくはバックワー
ドダイオード(ツェナー効果により、耐圧が大変低いダ
イオードをいう)特性に設定すれば、はぼ完全に前記高
濃度拡散層と前記半導体基板もしくはウェルとを同電位
にすることも可能である。
N ”接合をトンネルダイオードもしくはバックワー
ドダイオード(ツェナー効果により、耐圧が大変低いダ
イオードをいう)特性に設定すれば、はぼ完全に前記高
濃度拡散層と前記半導体基板もしくはウェルとを同電位
にすることも可能である。
このような製造方法によって、従来のコンタクトホール
と配線による電位固定方法に比べて半導体装置の集積度
向上が実現できる。
と配線による電位固定方法に比べて半導体装置の集積度
向上が実現できる。
第2図f、l、第2図fblはこの発明の第2の実施例
の製造工程を示す図である。この第2図tutにおいて
、通常のNMO8製造工程を経てゲート電極のパターニ
ングを行なった後、81基板8全面にAsやPなどのド
ナー型不純物をイオン注入法などによって導入する。
の製造工程を示す図である。この第2図tutにおいて
、通常のNMO8製造工程を経てゲート電極のパターニ
ングを行なった後、81基板8全面にAsやPなどのド
ナー型不純物をイオン注入法などによって導入する。
次いで、熱処理を行なってこの不純物を拡散し不純物濃
度的2 X 102102O”のN′のドl/イン拡f
I4I層1お」:びソース拡散層2を形成する。
度的2 X 102102O”のN′のドl/イン拡f
I4I層1お」:びソース拡散層2を形成する。
次に、ソース拡散層2のみが露出するようにレジス)・
パターニング】0してBやsbなどのアクセプタ型不純
物を高い加速電圧のイオン注入法などにより、ソース拡
散層2の直下に導入した後、熱処理を行ない、第2図(
blに示すように、不純物濃度的5×]019cm−3
のP+拡散層9を形成ずろ。このとき、ソース拡散層2
とP+拡散層9は縦方向のP゛N+N+接合。
パターニング】0してBやsbなどのアクセプタ型不純
物を高い加速電圧のイオン注入法などにより、ソース拡
散層2の直下に導入した後、熱処理を行ない、第2図(
blに示すように、不純物濃度的5×]019cm−3
のP+拡散層9を形成ずろ。このとき、ソース拡散層2
とP+拡散層9は縦方向のP゛N+N+接合。
このようにして作られtこソース拡散層2とP゛拡散層
9ば、耐圧が数V以下のツェナーダイオード特性を示す
。この二つの拡散層の濃度をさらに濃くし、拡散を抑え
れば耐圧をさらに下げることができ、■・ンネルダイオ
ード特性を示す場合もある。
9ば、耐圧が数V以下のツェナーダイオード特性を示す
。この二つの拡散層の濃度をさらに濃くし、拡散を抑え
れば耐圧をさらに下げることができ、■・ンネルダイオ
ード特性を示す場合もある。
シtコがって、ソース拡散層2の電位をアルミ配線、コ
ンタクトホールなどを用いることなく基板電位を固定す
る乙とによって決定できる。
ンタクトホールなどを用いることなく基板電位を固定す
る乙とによって決定できる。
そのときのソース拡散層2の電位はソース拡散層2とP
+拡散層91こよるp + N 4接合の特性をコント
ll−ルすることにより操作できる。そして、このとき
、ソース拡散層2の幅I、4は従来法と同じ技術で行な
うと、1.07zmとなるので、従来法」:りもソース
拡散層2の大きさを小さくすることがr+J能−Cある
。
+拡散層91こよるp + N 4接合の特性をコント
ll−ルすることにより操作できる。そして、このとき
、ソース拡散層2の幅I、4は従来法と同じ技術で行な
うと、1.07zmとなるので、従来法」:りもソース
拡散層2の大きさを小さくすることがr+J能−Cある
。
なお、前記[3やSbを導入する際、高い加速電圧のイ
オン注入ではなく、低い加速電圧のイAン注入で導入し
、熱処理でソース拡散層2.上り深く拡散させてもよい
。この場合、ソース拡散層2内に13やsbが含よi]
ることになるが、それを補償できるよう(こ八sやl)
の濃度を濃くしておけばよい。
オン注入ではなく、低い加速電圧のイAン注入で導入し
、熱処理でソース拡散層2.上り深く拡散させてもよい
。この場合、ソース拡散層2内に13やsbが含よi]
ることになるが、それを補償できるよう(こ八sやl)
の濃度を濃くしておけばよい。
、にた、的もってpj拡散層9を埋め込んでおき、その
−I−にN′拡散層を形成する方法でもよい。
−I−にN′拡散層を形成する方法でもよい。
なお、第2図fal、第2図(blにおいて、第1図(
n+、第1図(b)と同−符けは同一部分を示す。
n+、第1図(b)と同−符けは同一部分を示す。
(発明の効果)
以−1−詳細に説明したように、この発明によれば、ソ
ース拡散層に隣接するかまたはその下にソース拡散層と
は逆の導電型をもつ高濃度拡散層を形成するようにした
ので、ソース拡散層と高濃度不純物1カニ散層間に接合
耐圧の低いダイ閂−ドもしく(1トンネルダイオードと
することがてき、ソース1広斂層の電位をコンタクトホ
ールを介さずにSi基板に固定できる。
ース拡散層に隣接するかまたはその下にソース拡散層と
は逆の導電型をもつ高濃度拡散層を形成するようにした
ので、ソース拡散層と高濃度不純物1カニ散層間に接合
耐圧の低いダイ閂−ドもしく(1トンネルダイオードと
することがてき、ソース1広斂層の電位をコンタクトホ
ールを介さずにSi基板に固定できる。
i)たがって、コンタクトホールと配線による電位を固
定する場合に比へて、半導体装置の集積庶が向−にでき
るものである。
定する場合に比へて、半導体装置の集積庶が向−にでき
るものである。
第1図[alおJ:び第1図[blはそれぞれこの発明
の半導体装置の製造方法の一実施例の工程説明図、第2
図falお」:び第2図fblはそれぞれ乙の発明の半
導体装置の製造方法の他の実施例の]1程説明図、第3
図は従来のMO3I〜ランレスタの断面図である。 ■ ドレインN” 拡散層、2 ソースN”拡散層、
3・・デーl−電極、4 絶縁膜、5 アルミ配線、6
・・フィールド酸化膜、7・・・チャネルストップ拡散
層、8 P型S−基板、9 ・P′拡散層、10 ・レ
ジスト。
の半導体装置の製造方法の一実施例の工程説明図、第2
図falお」:び第2図fblはそれぞれ乙の発明の半
導体装置の製造方法の他の実施例の]1程説明図、第3
図は従来のMO3I〜ランレスタの断面図である。 ■ ドレインN” 拡散層、2 ソースN”拡散層、
3・・デーl−電極、4 絶縁膜、5 アルミ配線、6
・・フィールド酸化膜、7・・・チャネルストップ拡散
層、8 P型S−基板、9 ・P′拡散層、10 ・レ
ジスト。
Claims (3)
- (1)半導体基板上のMOSFETのソース領域に一導
電型の高濃度のソース拡散層を形成する工程と、MOS
FETのソースが上記半導体基板の電位にほぼ固定され
るように上記ソース拡散層とは逆の導電型の高濃度拡散
層を形成してソース拡散層を形成する工程とよりなる半
導体装置の製造方法。 - (2)高濃度拡散層はソース拡散層の横方向に隣接する
ごとくに形成することを特徴とする特許請求の範囲第1
項記載の半導体装置の製造方法。 - (3)高濃度拡散層はソース拡散層の下方の縦方向に隣
接するごとくに形成することを特徴とする特許請求の範
囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22592684A JPS61104667A (ja) | 1984-10-29 | 1984-10-29 | Mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22592684A JPS61104667A (ja) | 1984-10-29 | 1984-10-29 | Mosトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61104667A true JPS61104667A (ja) | 1986-05-22 |
JPH0586869B2 JPH0586869B2 (ja) | 1993-12-14 |
Family
ID=16837054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22592684A Granted JPS61104667A (ja) | 1984-10-29 | 1984-10-29 | Mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61104667A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297394A (ja) * | 1994-04-26 | 1995-11-10 | Nec Corp | 半導体装置およびその製造方法 |
WO1998057378A1 (en) * | 1997-06-12 | 1998-12-17 | Cree Research, Inc. | Latch-up free power mos-bipolar transistor |
US5969378A (en) * | 1997-06-12 | 1999-10-19 | Cree Research, Inc. | Latch-up free power UMOS-bipolar transistor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-10-29 JP JP22592684A patent/JPS61104667A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH07297394A (ja) * | 1994-04-26 | 1995-11-10 | Nec Corp | 半導体装置およびその製造方法 |
WO1998057378A1 (en) * | 1997-06-12 | 1998-12-17 | Cree Research, Inc. | Latch-up free power mos-bipolar transistor |
US5969378A (en) * | 1997-06-12 | 1999-10-19 | Cree Research, Inc. | Latch-up free power UMOS-bipolar transistor |
US6121633A (en) * | 1997-06-12 | 2000-09-19 | Cree Research, Inc. | Latch-up free power MOS-bipolar transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH0586869B2 (ja) | 1993-12-14 |
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EXPY | Cancellation because of completion of term |