JPS6110279A - 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ - Google Patents
薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタInfo
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- JPS6110279A JPS6110279A JP60128395A JP12839585A JPS6110279A JP S6110279 A JPS6110279 A JP S6110279A JP 60128395 A JP60128395 A JP 60128395A JP 12839585 A JP12839585 A JP 12839585A JP S6110279 A JPS6110279 A JP S6110279A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、電極が自己整合されるタイプの薄膜電界効果
トランジスタ及びその製造方法に関する。
トランジスタ及びその製造方法に関する。
本発明の製造方法は、マイクロエレク]・口ごクス分野
の広い表面を有するデバイス適用され、特に平らな液晶
スクリーンやイメージセッサの制御とアトレジフグに適
用される。捷だ本発明の製造方法は広い表面の高速スイ
ッチ素子を集積して形成するのにも使用が可能である。
の広い表面を有するデバイス適用され、特に平らな液晶
スクリーンやイメージセッサの制御とアトレジフグに適
用される。捷だ本発明の製造方法は広い表面の高速スイ
ッチ素子を集積して形成するのにも使用が可能である。
(従来の技術)
現在、薄膜ノリコ/を用いる方法は、広い表面のエレク
トロニクスデバイスへの使用のためのかなり幅広い開発
がされている。この薄膜/リコノはアモルファス体ある
いは多結晶体で使われる。
トロニクスデバイスへの使用のためのかなり幅広い開発
がされている。この薄膜/リコノはアモルファス体ある
いは多結晶体で使われる。
現在実施されている大部分の研究は、薄膜MISFET
)ランジスタを扱っている。広い面に適用するには、
薄膜トランジスタ(TPT)は最少の応答時間を持つ必
要がある。アモルファス/クコ/の場合、そのキャリア
移動度が限られていることは周知であり、作動周波数が
現在数百KHzに限られている11 gEに、この材料
を使うとき5飽和電流が低く、そのためこの様なトラン
ジスタの適用は、液晶スクリー/の一点一点のアF゛レ
ン/グに限定さねてし1う。表示スクリーンやノットレ
ジスタの周辺機器制御として適用するためには飽和電流
が大きいのでより高い作動周波数が要求される。これら
の結果を得るためには、ある技術の制限全克服する必要
がある。キャリアの走行時間とトラップを最少にするた
めに、チャネル長を最少に低減する心安がある。特にア
モルファス7リコンの場合、高い飽和電流を得るために
、チャネル幅を大きく選ぶのが好ましい。良好な半導体
−絶縁物のイノターフエースを保護するために薄膜半導
体とデー ト絶縁物は連続的に付着され、そして同じ付
着デバイスである必要がある。良好なソースとドレイン
の接触を持つことは必要である。
)ランジスタを扱っている。広い面に適用するには、
薄膜トランジスタ(TPT)は最少の応答時間を持つ必
要がある。アモルファス/クコ/の場合、そのキャリア
移動度が限られていることは周知であり、作動周波数が
現在数百KHzに限られている11 gEに、この材料
を使うとき5飽和電流が低く、そのためこの様なトラン
ジスタの適用は、液晶スクリー/の一点一点のアF゛レ
ン/グに限定さねてし1う。表示スクリーンやノットレ
ジスタの周辺機器制御として適用するためには飽和電流
が大きいのでより高い作動周波数が要求される。これら
の結果を得るためには、ある技術の制限全克服する必要
がある。キャリアの走行時間とトラップを最少にするた
めに、チャネル長を最少に低減する心安がある。特にア
モルファス7リコンの場合、高い飽和電流を得るために
、チャネル幅を大きく選ぶのが好ましい。良好な半導体
−絶縁物のイノターフエースを保護するために薄膜半導
体とデー ト絶縁物は連続的に付着され、そして同じ付
着デバイスである必要がある。良好なソースとドレイン
の接触を持つことは必要である。
広い表面上に製造される薄膜デバイスの場合、しばしば
電極の自己整合技術の使用が、絶対に必要となる。
電極の自己整合技術の使用が、絶対に必要となる。
現在開発されているTFTタイプのトランジスタは、ゲ
ートに対しソース電極とドレイン電極の自己整合を持つ
ものあるいは持たないものがありそのチャネル長は、約
10μmである。より小さなチャネル長が既に得られて
きている。オーダーの減少においては、チャネル幅Wが
100μn1に対し、チャネル長が18μm(ワイ、オ
オクボらによるニスアイデー82ダイジエストP40
(Y、 0KUBOetal 、 5ID82 Dig
est 、 P2O) )、幅W= 45 pm Kχ
・4し7μm (エム、ヤマノらによる日本ディスプレ
イ83 、 P、356 (M、YAMANOet a
l 、 JapanDisplay83 、 P2S5
))に参照され前記2つのトランジスタは、液晶スク
リーンのマトリクス状のアドレスに用いられる。チャネ
ル長3μmのトランジスタの製造とイメージセ/す向け
の参考文献がでている。(エイ、ジエイスネルらにより
1983年ノン−クリスト、ンル、59と60のジャー
ナルP1211 (AJ 5NELL et al、
Journal of Non−Cryst 、 S
ol、 59 and 60.1983.P1211
) ) これらの3つの参考文献の場合、一般的なホ
) IIングラフ工程を用いる1方にゲート’を持つト
ランジスタが製造された。
ートに対しソース電極とドレイン電極の自己整合を持つ
ものあるいは持たないものがありそのチャネル長は、約
10μmである。より小さなチャネル長が既に得られて
きている。オーダーの減少においては、チャネル幅Wが
100μn1に対し、チャネル長が18μm(ワイ、オ
オクボらによるニスアイデー82ダイジエストP40
(Y、 0KUBOetal 、 5ID82 Dig
est 、 P2O) )、幅W= 45 pm Kχ
・4し7μm (エム、ヤマノらによる日本ディスプレ
イ83 、 P、356 (M、YAMANOet a
l 、 JapanDisplay83 、 P2S5
))に参照され前記2つのトランジスタは、液晶スク
リーンのマトリクス状のアドレスに用いられる。チャネ
ル長3μmのトランジスタの製造とイメージセ/す向け
の参考文献がでている。(エイ、ジエイスネルらにより
1983年ノン−クリスト、ンル、59と60のジャー
ナルP1211 (AJ 5NELL et al、
Journal of Non−Cryst 、 S
ol、 59 and 60.1983.P1211
) ) これらの3つの参考文献の場合、一般的なホ
) IIングラフ工程を用いる1方にゲート’を持つト
ランジスタが製造された。
一般的なホトグラビア製造方法において、チャネル幅は
、チャネル長に依存する。得られたもののうち最も広い
幅は、(ケイ、スズキらにヨルエスアイテー83ダイジ
ェスト、 P146 (K、SUパ■et al 、
5ll)831)igcst P146 ) ) 10
μmの長さに対しチャネル幅が約1500μmである。
、チャネル長に依存する。得られたもののうち最も広い
幅は、(ケイ、スズキらにヨルエスアイテー83ダイジ
ェスト、 P146 (K、SUパ■et al 、
5ll)831)igcst P146 ) ) 10
μmの長さに対しチャネル幅が約1500μmである。
アモルファス7リコン
が通常であるこれ以上は、マスク機械と合せ機械、付着
、エッチ77作用の範囲の限定等の問題解決といった現
状の方法に直結した技術的困難が生じる。
、エッチ77作用の範囲の限定等の問題解決といった現
状の方法に直結した技術的困難が生じる。
これらの障害を克服するため、本発明は、ソースとドレ
インを持ちサブミクロ/の自己整合のゲートヲ持つ’r
FTタイプのトランジスタの集積的な製造方法を提案す
る。一般に、チャネル長は05〜111mであろう。ア
モルファスシリコノのようなトランジスタは、M十MH
zの周波数を使うことができる。もし、トランジスタが
多結晶の71ノコ7からなるならば、使用可能な周波数
は、数百MHzである。このタイプのトランジスタは、
高速の広い表面のエレクトロニクスデノくイスに使用さ
れる。
インを持ちサブミクロ/の自己整合のゲートヲ持つ’r
FTタイプのトランジスタの集積的な製造方法を提案す
る。一般に、チャネル長は05〜111mであろう。ア
モルファスシリコノのようなトランジスタは、M十MH
zの周波数を使うことができる。もし、トランジスタが
多結晶の71ノコ7からなるならば、使用可能な周波数
は、数百MHzである。このタイプのトランジスタは、
高速の広い表面のエレクトロニクスデノくイスに使用さ
れる。
(発明の課題)
本発明は、第1金属膜と第1物質の膜を基板の第1面に
付着する第1工程、 前記第1物質のメサを形成する第2工程。
付着する第1工程、 前記第1物質のメサを形成する第2工程。
与えられた厚さに第2物質膜を付着する第3工程。
前記メサの側面あるいは端に第2物質の肩部が残るまで
前記第2物質をエノナノグする第4工程。
前記第2物質をエノナノグする第4工程。
前記メサが完全に除去されるまでエソテノグする第5工
程、 前記第2物質の肩部によって保護される金属屑部になる
まで前記第1金属膜をエソチノグする第6工程、 前記第2物質の肩部が完全に除去されるまでエソチノグ
する第7工程、 グリット絶縁膜と半導体物質膜を連続的に付着する第8
工程、 感光樹脂膜を付着し、基板の第2面から樹脂を照射し照
射された樹脂の部分を除去する第9工程、ソースとドレ
イ7のオーム接触を形成する第10工程、 第2金属膜を付着し樹脂を除去する第11工程、および
ゲート電極、ソース電極とドレイン電極の範囲を限定す
る第12工程とからなる透明な絶縁基板の第1面に連続
的に付着して得られるトランジスタであり、少なくとも
1つ電極の自己整合を持つタイプのM膜電界効果トラ/
ジスタを製造する方法である。
程、 前記第2物質の肩部によって保護される金属屑部になる
まで前記第1金属膜をエソチノグする第6工程、 前記第2物質の肩部が完全に除去されるまでエソチノグ
する第7工程、 グリット絶縁膜と半導体物質膜を連続的に付着する第8
工程、 感光樹脂膜を付着し、基板の第2面から樹脂を照射し照
射された樹脂の部分を除去する第9工程、ソースとドレ
イ7のオーム接触を形成する第10工程、 第2金属膜を付着し樹脂を除去する第11工程、および
ゲート電極、ソース電極とドレイン電極の範囲を限定す
る第12工程とからなる透明な絶縁基板の第1面に連続
的に付着して得られるトランジスタであり、少なくとも
1つ電極の自己整合を持つタイプのM膜電界効果トラ/
ジスタを製造する方法である。
本発明は又、第1絶縁膜と第1物質膜を前記基板の第1
面に付着する第1工程、 前記第1物質のメサを形成する第2工程f、与えられた
厚さに第2物質を付着する第3工程、前記メサの側面あ
るいは端に第2物質の肩部が残るまで前記第2物質をエ
ツチングする第4工程、第3物質膜を付着し前記肩部を
除去することによって穴を形成する第5工程、 前記基板の第1面に到るまで前記第1絶縁膜をエツチン
グすることにより前記穴を深くする第6工程、 第1金属膜を付着し、前記第1.第2物質膜を除去する
第7工程、 前記第1絶縁膜と一致しゲート絶縁膜を形成する第2絶
縁膜だけでなく半導体物質膜を連続的に付着する第8工
程、 感光樹脂膜を付着し、基板の第2面から樹脂を照射し照
射された樹脂の部分を除去する第9工程、ソースとドレ
インのオーム接触を形成する第10工程、 第2金属膜を付着し樹脂を除去する第11工程、および
グリット電極、ソース電極とドレイン電極の範囲を限定
する第12工程とからなる透明な絶縁基板の第1面に連
続的に付着形成されるトランジスタであり、少なくとも
1つ電極の自己整合を持つタイプの薄膜電界効果トラン
ジスタを製造する方法である。
面に付着する第1工程、 前記第1物質のメサを形成する第2工程f、与えられた
厚さに第2物質を付着する第3工程、前記メサの側面あ
るいは端に第2物質の肩部が残るまで前記第2物質をエ
ツチングする第4工程、第3物質膜を付着し前記肩部を
除去することによって穴を形成する第5工程、 前記基板の第1面に到るまで前記第1絶縁膜をエツチン
グすることにより前記穴を深くする第6工程、 第1金属膜を付着し、前記第1.第2物質膜を除去する
第7工程、 前記第1絶縁膜と一致しゲート絶縁膜を形成する第2絶
縁膜だけでなく半導体物質膜を連続的に付着する第8工
程、 感光樹脂膜を付着し、基板の第2面から樹脂を照射し照
射された樹脂の部分を除去する第9工程、ソースとドレ
インのオーム接触を形成する第10工程、 第2金属膜を付着し樹脂を除去する第11工程、および
グリット電極、ソース電極とドレイン電極の範囲を限定
する第12工程とからなる透明な絶縁基板の第1面に連
続的に付着形成されるトランジスタであり、少なくとも
1つ電極の自己整合を持つタイプの薄膜電界効果トラン
ジスタを製造する方法である。
又本発明は、前記の方法の1つによって得られるトラン
ジスタに関する。
ジスタに関する。
(実施例)
下側にゲートを持つトランジスタの場合、すなわち基板
と接触(〜ている場合、精密さを必要とする自己整合に
おいて2つの製造手順が考えられる。
と接触(〜ている場合、精密さを必要とする自己整合に
おいて2つの製造手順が考えられる。
第1図から第11図までは、第12)実施例に関するも
のである。第1図は、本発明の製造方法の第1工程を説
明するものである。ゲート電極を形成するための金属膜
2が透明な例えばガラスのような絶縁基板lに付着され
る。付着された金属は。
のである。第1図は、本発明の製造方法の第1工程を説
明するものである。ゲート電極を形成するための金属膜
2が透明な例えばガラスのような絶縁基板lに付着され
る。付着された金属は。
一般的な蒸着方法によって付着されるアルミニウムやニ
ッケル−クロム合金あるいはクロムラ用いることができ
る0、膜2の厚さは、約1100nが可能である。第1
物質膜3は、約05μmの厚さを持つ二酸化硅素(S1
02)が可能であり、膜2の上に付着される。第2図に
示すように1本発明の製造方法の第2工程中に膜3は、
メサ4を形成するため一般的なホトリソグラフ方法によ
ってエツチングされる。第2図に示すように、エツチン
グは5金属膜2に到達するまで続けられる。第2図とそ
れ以降の図は、部分的な図である。この様に、図に負担
をかけすぎないようにするため1つのトランジスタの製
造についてのみ示す。しかしながら。
ッケル−クロム合金あるいはクロムラ用いることができ
る0、膜2の厚さは、約1100nが可能である。第1
物質膜3は、約05μmの厚さを持つ二酸化硅素(S1
02)が可能であり、膜2の上に付着される。第2図に
示すように1本発明の製造方法の第2工程中に膜3は、
メサ4を形成するため一般的なホトリソグラフ方法によ
ってエツチングされる。第2図に示すように、エツチン
グは5金属膜2に到達するまで続けられる。第2図とそ
れ以降の図は、部分的な図である。この様に、図に負担
をかけすぎないようにするため1つのトランジスタの製
造についてのみ示す。しかしながら。
1つのメサから幾つかのトランジスタの製造が可能であ
ることは明白である。メサ4のエツチングは、第12)
マスク段階からなる。
ることは明白である。メサ4のエツチングは、第12)
マスク段階からなる。
第3図に示すように、本発明の製造方法の第3工程は、
例えば、LPCVD方法あるいは、光放電(7!umi
nous discharge )方法を用いた基板と
適合性のある温度で付着することからなり、第2物質膜
5は、膜3の物質と異なりもし膜3が二酸化硅素(Si
n2)であるならば、付着膜5は、アモルファスノリコ
ン(あるいは多結晶ノリコ/)である。
例えば、LPCVD方法あるいは、光放電(7!umi
nous discharge )方法を用いた基板と
適合性のある温度で付着することからなり、第2物質膜
5は、膜3の物質と異なりもし膜3が二酸化硅素(Si
n2)であるならば、付着膜5は、アモルファスノリコ
ン(あるいは多結晶ノリコ/)である。
これらの方法は、たとえガスベクトルの摂取に関して基
板との角度があっても、付着の厚嘔は均一である。膜5
の厚さは、要求されるゲート長の関数であり、実際上は
、05〜lpmの間である。膜5は、膜2とメサ4によ
って構成された起伏に適合するように付着される。
板との角度があっても、付着の厚嘔は均一である。膜5
の厚さは、要求されるゲート長の関数であり、実際上は
、05〜lpmの間である。膜5は、膜2とメサ4によ
って構成された起伏に適合するように付着される。
本発明の製造方法の第4工程は、膜50指向性エツチン
グからなる。第4図に示すように、メサ4の側面あるい
し1端に膜5が後に肩部6になるまで前記のエツチング
が続行される。指向性エツチングは、CF<プラズマだ
けかあるいは、それに酸素を助長して使用する反応イオ
ンエツチング(RIE)によって実施される。
グからなる。第4図に示すように、メサ4の側面あるい
し1端に膜5が後に肩部6になるまで前記のエツチング
が続行される。指向性エツチングは、CF<プラズマだ
けかあるいは、それに酸素を助長して使用する反応イオ
ンエツチング(RIE)によって実施される。
メサ4の除去からなる第5工程は、エツチング媒体の選
択により容易に実施できる。第5工程後に得られたデバ
イスを第5図に示す。
択により容易に実施できる。第5工程後に得られたデバ
イスを第5図に示す。
第6工程は、肩部6によって保護されていない金属膜2
をエツチングすることからなる。この工程は、金属屑部
7によってメタライズてれたサブミクロ/のゲートの長
さを形成することができ、第6図に示すようになる。第
7工程の化学的なエツチングは、肩部6を除去する。従
って、次期トランジスタゲートハ完全にメタリックでお
り、それゆえ事実上電気抵抗0になるであろう。第8工
程中に金属肩部7を支持する基板lの面は、絶縁ゲー
ト膜8と半導体物質膜9と場合によっては不活性絶縁膜
10とによって構成される連続的な付着で覆われる。ゲ
ート絶縁体8は、二酸化硅素(Sin2)あるいは酸窒
化硅素(SiON)あるいは窒化硅素(slsNq)が
可能である。膜8の厚さは、約012μmである。半導
体膜9は、LPCVDあるいは、光放電(gumino
us discharge )方法によって付着される
アモルファスシリコ/(a−81)アルいは、多結晶シ
リコンからなることが可能である。
をエツチングすることからなる。この工程は、金属屑部
7によってメタライズてれたサブミクロ/のゲートの長
さを形成することができ、第6図に示すようになる。第
7工程の化学的なエツチングは、肩部6を除去する。従
って、次期トランジスタゲートハ完全にメタリックでお
り、それゆえ事実上電気抵抗0になるであろう。第8工
程中に金属肩部7を支持する基板lの面は、絶縁ゲー
ト膜8と半導体物質膜9と場合によっては不活性絶縁膜
10とによって構成される連続的な付着で覆われる。ゲ
ート絶縁体8は、二酸化硅素(Sin2)あるいは酸窒
化硅素(SiON)あるいは窒化硅素(slsNq)が
可能である。膜8の厚さは、約012μmである。半導
体膜9は、LPCVDあるいは、光放電(gumino
us discharge )方法によって付着される
アモルファスシリコ/(a−81)アルいは、多結晶シ
リコンからなることが可能である。
膜9の厚さは約O1μmである。膜10は、02ないし
0.5μmの厚さであり、二酸化硅素(S+02)から
なることが可能である。第7図は、第8工程の最後に得
られたデバイスを示す。膜8と場合によって付着される
膜10は、無理のない透明な物質から形成される。半導
体膜9は、照射光源に対し透明であるために十分薄い必
要がある。
0.5μmの厚さであり、二酸化硅素(S+02)から
なることが可能である。第7図は、第8工程の最後に得
られたデバイスを示す。膜8と場合によって付着される
膜10は、無理のない透明な物質から形成される。半導
体膜9は、照射光源に対し透明であるために十分薄い必
要がある。
第9工程は、最終付着膜上に感光樹脂膜】1を付着する
ことからなる。第8図に示す様に、樹脂は、透明基板を
通して照射される。それから現像され。
ことからなる。第8図に示す様に、樹脂は、透明基板を
通して照射される。それから現像され。
デバイス上に残存するすべての部分は、金属肩部7によ
って構成されるスクリーンによって照射されていない樹
脂の部分である。不活性絶縁膜10が付着されていた場
合、膜10は、残存する樹脂によって覆われている部分
を除いて化学的なエツチングによって除去される。第9
図は、この工程で得られたデバイスを説明するものであ
る。
って構成されるスクリーンによって照射されていない樹
脂の部分である。不活性絶縁膜10が付着されていた場
合、膜10は、残存する樹脂によって覆われている部分
を除いて化学的なエツチングによって除去される。第9
図は、この工程で得られたデバイスを説明するものであ
る。
良好なソースとドレインのオーム接触を持つことが好ま
1.<、そhは別の方法で得られる。例えば、n4にド
ーピングされたアモルファスノリコン膜によって構成さ
れる新しい付着が形成されることができるこの提案され
た適用例の場合には、す/、やひ素イAンのようなドー
ピングを1を用い半導体膜9にイオノ注入を行うことも
可能である。
1.<、そhは別の方法で得られる。例えば、n4にド
ーピングされたアモルファスノリコン膜によって構成さ
れる新しい付着が形成されることができるこの提案され
た適用例の場合には、す/、やひ素イAンのようなドー
ピングを1を用い半導体膜9にイオノ注入を行うことも
可能である。
自己整合は、不活性絶縁膜10と樹脂膜J12)残存す
る元素によって実施される。一般に、注入イオン量は、
半導体膜厚の関数として5oから250KeVのエネル
ギー範囲で約10/7である。トランジスタの必要とさ
れる性能の関数として注入イオンの分布を最適にするた
め、異なるエネルギーレベルで注入を行う小は、有益で
ある。イオン注入後。
る元素によって実施される。一般に、注入イオン量は、
半導体膜厚の関数として5oから250KeVのエネル
ギー範囲で約10/7である。トランジスタの必要とさ
れる性能の関数として注入イオンの分布を最適にするた
め、異なるエネルギーレベルで注入を行う小は、有益で
ある。イオン注入後。
注入物を再活性化するためにアニーリングが必要である
。注入物の活性化は、約200〜300℃の温度で中性
ガス流下においてアニーリングされることにより実施さ
れる。本発明の製造方法の第10工程は、ソースとドレ
インのオーム接触ヲ得ることからなる。本発明の製造方
法の第11工程は。
。注入物の活性化は、約200〜300℃の温度で中性
ガス流下においてアニーリングされることにより実施さ
れる。本発明の製造方法の第10工程は、ソースとドレ
インのオーム接触ヲ得ることからなる。本発明の製造方
法の第11工程は。
ソースとドレイン電極を形成するための金属膜12を付
着する仁とからなる。金属膜12は1例えばアルミニウ
ムなどであり蒸着によって約0.211mの厚さに付着
される。第10図は、本発明の製造方法の第11工程で
得られるデバイスを説明するものである。第11工程は
、又残存樹脂112)リフl−オフからなり、それはソ
ースとじレイン電極の境界を初めて形成する。
着する仁とからなる。金属膜12は1例えばアルミニウ
ムなどであり蒸着によって約0.211mの厚さに付着
される。第10図は、本発明の製造方法の第11工程で
得られるデバイスを説明するものである。第11工程は
、又残存樹脂112)リフl−オフからなり、それはソ
ースとじレイン電極の境界を初めて形成する。
本発明の製造方法の第12工程は、それぞれゲート’[
極13. ソース電極14とドレイン[極15 (D
形成を可能にする。この工程は、第2のマスク段階カ
ラナリ、このマスク段階は、トランジスタごとに形成さ
れる全てのメサの製造にも使用されることができる。最
終的に得られたデバイスを第11図に示す。
極13. ソース電極14とドレイン[極15 (D
形成を可能にする。この工程は、第2のマスク段階カ
ラナリ、このマスク段階は、トランジスタごとに形成さ
れる全てのメサの製造にも使用されることができる。最
終的に得られたデバイスを第11図に示す。
このサイズの小さいゲート製造工程で(360nm〜4
20nm)用いる波長の関数である照射源の制限された
精度に適合するように極端に厚い活性膜や不活性膜が付
着されるべきでない。もし膜9七10があまりにも厚い
と、ゲート電極の厚さのため前記膜が、基板に対し傾斜
するエツジを持つために。
20nm)用いる波長の関数である照射源の制限された
精度に適合するように極端に厚い活性膜や不活性膜が付
着されるべきでない。もし膜9七10があまりにも厚い
と、ゲート電極の厚さのため前記膜が、基板に対し傾斜
するエツジを持つために。
照射光の回折や屈折が生じうる。この様な現象は、正確
さを強いられるチャネル長に関して不利な影響を力えう
る。より高い精度は、前記のエツジを除去する第2の実
施例によって得られることができる。
さを強いられるチャネル長に関して不利な影響を力えう
る。より高い精度は、前記のエツジを除去する第2の実
施例によって得られることができる。
本発明の製造方法の第2の実施例は、第12図から第1
9図に説明される。第12図は、絶縁透明基板加、第1
絶縁膜21と絶縁体21と異なる第1物質膜22の連続
的な付着からなる本発明の製造方法の第1工程に相当す
る。膜21は、約1100nの厚さであり、窒化硅素(
Si3N4)が可能である。膜nは、二酸化硅素(Si
O□)が可能であり、約05μmの厚さである。基板加
はガラスであってもよい。
9図に説明される。第12図は、絶縁透明基板加、第1
絶縁膜21と絶縁体21と異なる第1物質膜22の連続
的な付着からなる本発明の製造方法の第1工程に相当す
る。膜21は、約1100nの厚さであり、窒化硅素(
Si3N4)が可能である。膜nは、二酸化硅素(Si
O□)が可能であり、約05μmの厚さである。基板加
はガラスであってもよい。
第13図に示すように、本発明の製造方法の第2工程は
、第12)実施例と同様にメサ23((なるまで(第1
マスク段階)膜22ヲエソテノグすることからなる。第
3工程は、第14図に示すように第2物質膜24の付着
からなる。この膜24は、メサ7:、3と膜212)露
出面を覆う。膜24は、アモルファスシリコンが可能で
あり、CVD助長によるプラズマあるいはL P G
VDによって付着されることができる。膜厚は、要求さ
れるチャネル長に依存する〇一般に、24の膜厚は、0
5〜1μmである。本発明の製造方法の第4工程は、脱
勢の指向性エノナノグからなる。第15図に示す様に、
このエツチ7グは、メサ乙の側面に膜24が後に肩部ゐ
になる捷で、実施される。本発明の製造方法の第12)
実施例のときと同様に、この工程は反応イオノエツチン
グ(RIE)からなる。本発明の製造方法の第4工程で
、デバイスは、第12)実施例の第4工程の最後に得ら
れるデバイスに類似しているか、基板によって直接支持
される膜が、メタリックのかわりに絶縁質からなってい
るという本質的な違いかある。
、第12)実施例と同様にメサ23((なるまで(第1
マスク段階)膜22ヲエソテノグすることからなる。第
3工程は、第14図に示すように第2物質膜24の付着
からなる。この膜24は、メサ7:、3と膜212)露
出面を覆う。膜24は、アモルファスシリコンが可能で
あり、CVD助長によるプラズマあるいはL P G
VDによって付着されることができる。膜厚は、要求さ
れるチャネル長に依存する〇一般に、24の膜厚は、0
5〜1μmである。本発明の製造方法の第4工程は、脱
勢の指向性エノナノグからなる。第15図に示す様に、
このエツチ7グは、メサ乙の側面に膜24が後に肩部ゐ
になる捷で、実施される。本発明の製造方法の第12)
実施例のときと同様に、この工程は反応イオノエツチン
グ(RIE)からなる。本発明の製造方法の第4工程で
、デバイスは、第12)実施例の第4工程の最後に得ら
れるデバイスに類似しているか、基板によって直接支持
される膜が、メタリックのかわりに絶縁質からなってい
るという本質的な違いかある。
第5工程は、膜24と膜212)両物質と異なる第3物
質の付着膜26からなる。もし、膜21が窒化硅素で6
+) 、 III 2=1がフ゛モルファスシリコ/
ならば、膜26は二酸化硅素(s 1o2)が可能であ
る。肩部5のりフトーオフにより、肩部5の場所と、前
記肩部25の真上に位1賀された膜26の部分に相当す
るサブミクロンの穴が得られる。第6工程は、前工程に
得られたザブミクロ/の穴を深めることからなる。
質の付着膜26からなる。もし、膜21が窒化硅素で6
+) 、 III 2=1がフ゛モルファスシリコ/
ならば、膜26は二酸化硅素(s 1o2)が可能であ
る。肩部5のりフトーオフにより、肩部5の場所と、前
記肩部25の真上に位1賀された膜26の部分に相当す
るサブミクロンの穴が得られる。第6工程は、前工程に
得られたザブミクロ/の穴を深めることからなる。
もし、膜21が窒化硅素からな、リメサ23と膜26が
二酸化硅素ならば、この工程は、プラズマエッチフグに
より容易に実施されることができる。第16図に示す様
にザブミクロンの穴が、参照40を付すように基板20
に到達捷でエツチ7グが続けられる。
二酸化硅素ならば、この工程は、プラズマエッチフグに
より容易に実施されることができる。第16図に示す様
にザブミクロンの穴が、参照40を付すように基板20
に到達捷でエツチ7グが続けられる。
本発明の製造方法の第7工程は、第6工程の最後に得ら
れたデバイス上に金属膜を付着することからなる。穴の
測面に金属の付着を妨げるためこの付着は、アルミ;−
ラムの様なジュール効果を使った金属の蒸着によって好
捷しく得られる。例えば、膜21に相当する穴40の部
分を満たすのに必要な金属量が溶解される。第7工程は
また、選択した適用例において両方とも二酸化硅素(S
1o2)の膜おと膜26のりフトーオフからなる。デ
バイスは、第17図に示される形状である。この作用の
残存物は、この作用に相当する第12)実施例の残存物
と一致する。第8工程は、連続的な絶縁膜の付着からな
り、例えば絶縁膜21を形成する窒化硅素(SixN4
)と共通の絶縁膜路、半導体物質膜29と場合によって
は付着する不活性絶縁膜間である、。
れたデバイス上に金属膜を付着することからなる。穴の
測面に金属の付着を妨げるためこの付着は、アルミ;−
ラムの様なジュール効果を使った金属の蒸着によって好
捷しく得られる。例えば、膜21に相当する穴40の部
分を満たすのに必要な金属量が溶解される。第7工程は
また、選択した適用例において両方とも二酸化硅素(S
1o2)の膜おと膜26のりフトーオフからなる。デ
バイスは、第17図に示される形状である。この作用の
残存物は、この作用に相当する第12)実施例の残存物
と一致する。第8工程は、連続的な絶縁膜の付着からな
り、例えば絶縁膜21を形成する窒化硅素(SixN4
)と共通の絶縁膜路、半導体物質膜29と場合によって
は付着する不活性絶縁膜間である、。
得られたデバイスは、第18図に示す形状である。
半導体膜29は、アモルファスシリコンあるいは多結晶
のノリコ/が可能である。不活性絶縁体は、二酸化硅素
(Si20)からなる。28 、29 、 玉12)膜
厚は、第12)実施例で述べられている膜に相当する膜
厚と同じ大きさのオーダーである。
のノリコ/が可能である。不活性絶縁体は、二酸化硅素
(Si20)からなる。28 、29 、 玉12)膜
厚は、第12)実施例で述べられている膜に相当する膜
厚と同じ大きさのオーダーである。
第9工程は、感光樹脂膜の付着からなり、基板加の下面
からの照射と、樹脂の照射された部分の除去からなる。
からの照射と、樹脂の照射された部分の除去からなる。
不活性絶縁膜間が、付着きれている場合、膜30は、樹
脂の残存により覆われている部分を除き化学的なエツチ
7グにより除去さね、る。
脂の残存により覆われている部分を除き化学的なエツチ
7グにより除去さね、る。
第10工程は、前述の方法のソースとドレインのオーム
接触の形成からなる。第11工程は、ソ−スとドレイン
電極を形成する金属膜の付着からなる。この膜は02μ
mの厚さで蒸着によって付着される。この工程はまた、
ソースとドレイン電極の境界を初めて構成する残存樹脂
のリフト−オフからなる。本発明の製造方法の第12工
程は、それぞれゲート電極3ソース電極32とドレイン
電極33ヲ完全に形成することを可能とする。この作用
は、第2のマスク段階を必要とし、それは、トランジス
タごとに構成される全てのメサを形成するのに使用され
うる。第19図に最後に得られたデバイスをj・す。
接触の形成からなる。第11工程は、ソ−スとドレイン
電極を形成する金属膜の付着からなる。この膜は02μ
mの厚さで蒸着によって付着される。この工程はまた、
ソースとドレイン電極の境界を初めて構成する残存樹脂
のリフト−オフからなる。本発明の製造方法の第12工
程は、それぞれゲート電極3ソース電極32とドレイン
電極33ヲ完全に形成することを可能とする。この作用
は、第2のマスク段階を必要とし、それは、トランジス
タごとに構成される全てのメサを形成するのに使用され
うる。第19図に最後に得られたデバイスをj・す。
本発明の製造方法の2つの実施例は、チャネル長05〜
1μmとチャネル幅約lOOμrr+f持つトランジス
タを製造することができる。
1μmとチャネル幅約lOOμrr+f持つトランジス
タを製造することができる。
このサブミクロントランジスタの製造方法は、ゲートが
上方に位置するトランジスタにも使用可能である。初め
の基板は、もはや単なるガラスではなく、ゲートを形成
する金属膜が付着される前に、半導体膜と絶縁ゲート膜
によって覆われていなければならない。
上方に位置するトランジスタにも使用可能である。初め
の基板は、もはや単なるガラスではなく、ゲートを形成
する金属膜が付着される前に、半導体膜と絶縁ゲート膜
によって覆われていなければならない。
(発明の効果)
以上説明したように5本発明によれば、月下の効果が得
られる。
られる。
(イ)従来のトランジスタのチャネル長にくらべて非常
に小さなチャネル要約05〜1μmf製造することがで
きるため、アモルファスシリコンのようなトランジスタ
では、数十MHz の周波数の使用が可能となる。1だ
、もし、多結晶シリコンならば数百MHzである。
に小さなチャネル要約05〜1μmf製造することがで
きるため、アモルファスシリコンのようなトランジスタ
では、数十MHz の周波数の使用が可能となる。1だ
、もし、多結晶シリコンならば数百MHzである。
(I:I)本発明によって得られたこのようなトランジ
スタは、高速で、広い表面のエレクトロニクスデバイス
、特に、平らな液晶スクリー/やイメージセ/すの制御
やアドレシングに適用できる。
スタは、高速で、広い表面のエレクトロニクスデバイス
、特に、平らな液晶スクリー/やイメージセ/すの制御
やアドレシングに適用できる。
第1図、第2図、第3図、第4図、第5図、第6図、第
7図、第8図、第9図、第10図、第11図は、本発明
による製造方法の第12)実施例の異なる工程を示すも
のである。 第12図、第13図、第14図、第15図、第16図、
第17図、第18図、第19図は、本発明による製造方
法の第2の実施例の異方る工程を示すものである。) l 絶縁基板52 ・金属膜、3 第1物質膜。 4 メサ、5 第2物質膜、6 肩部、7・・金属肩部
、8 絶縁ゲート膜、9・半導体物質膜、10不活性絶
縁膜、11 ・樹脂膜、12 金属膜、13ゲート電
極、14 ソース電極、15・ドレイン電極、20・
絶縁基板、21 第1絶縁膜、22 第1物質膜。
7図、第8図、第9図、第10図、第11図は、本発明
による製造方法の第12)実施例の異なる工程を示すも
のである。 第12図、第13図、第14図、第15図、第16図、
第17図、第18図、第19図は、本発明による製造方
法の第2の実施例の異方る工程を示すものである。) l 絶縁基板52 ・金属膜、3 第1物質膜。 4 メサ、5 第2物質膜、6 肩部、7・・金属肩部
、8 絶縁ゲート膜、9・半導体物質膜、10不活性絶
縁膜、11 ・樹脂膜、12 金属膜、13ゲート電
極、14 ソース電極、15・ドレイン電極、20・
絶縁基板、21 第1絶縁膜、22 第1物質膜。
Claims (30)
- (1)第1金属膜と第1物質の膜を基板の第1面に付着
する第1工程、前記第1物質のメサを形成する第2工程
、与えられた厚さに第2物質膜を付着する第3工程、前
記メサの側面あるいは端に第2物質の肩部が残るまで前
記第2物質をエッチングする第4工程、前記メサが完全
に除去されるまでエッチングする第5工程、前記第2物
質の肩部によつて保護される金属肩部になるまで前記第
1金属膜をエツチングする第6工程、前記第2物質の肩
部が完全に除去されるまでエッチングする第7工程、グ
リツト絶縁膜と半導体物質膜を連続的に付着する第8工
程、感光樹脂膜を付着し、基板の第2面から樹脂を照射
し照射された樹脂の部分を除去する第9工程、ソースと
ドレインのオーム接触を形成する第10工程、第2金属
膜を付着し樹脂を除去する第11工程、およびゲート電
極、ソース電極とドレイン電極の範囲を限定する第12
工程、とからなる透明な絶縁基板の第1面に連続的に付
着して得られるトランジスタであり、少なくとも1つ電
極の自己整合を持つタイプの薄膜電界効果トランジスタ
を製造する方法。 - (2)前記第1金属膜が蒸着によつて付着されるアルミ
ニウム膜であることを特徴とする特許請求の範囲第1項
に記載の製造方法。 - (3)前記第1金属膜が蒸着によつて付着されるクロム
膜あるいはニッケル−クロム合金膜であることを特徴と
する特許請求の範囲第1項に記載の製造方法。 - (4)前記第1物質が二酸化硅素(SiO_2)である
ことを特徴とする特許請求の範囲第1項に記載の製造方
法。 - (5)前記第2物質が、プラズマを用いるCVDあるい
はLPCVDによつて付着されるアモルファスシリコン
あるいは多結晶シリコンであることを特徴とする特許請
求の範囲第1項に記載の製造方法。 - (6)前記第4工程中に形成される前記第2物質のエツ
チングが反応イオンエッチング(RIE)であることを
特徴とする特許請求の範囲第1項に記載の製造方法。 - (7)前記ゲート絶縁体が二酸化硅素(SiO_2)、
酸窒化硅素(SiON)あるいは窒化硅素(Si_3N
_4)であることを特徴とする特許請求の範囲第1項に
記載の製造方法。 - (8)前記第8工程で付着された前記半導体物質がアモ
ルファスシリコンあるいは多結晶シリコンであることを
特徴とする特許請求の範囲第1項に記載の製造方法。 - (9)前記第10工程の前記オーム接触がnにドーピン
グされた半導体付着によつて得られることを特徴とする
特許請求の範囲第1項に記載の製造方法。 - (10)前記第10工程の前記オーム接触が、イオン注
入と引き続くアニーリングによつて得られることを特徴
とする特許請求の範囲第1項に記載の製造方法。 - (11)注入物が、リンイオンあるいはヒ素イオンによ
つて実施されることを特徴とする特許請求の範囲第10
項に記載の製造方法。 - (12)イオン注入が異なるエネルギーレベルによつて
実施されることを特徴とする特許請求の範囲第10項に
記載の製造方法。 - (13)前記第2金属膜が蒸着によつて付着されるアル
ミニウムからなることを特徴とする特許請求の範囲第1
項に記載の製造方法。 - (14)前記第8工程中に、不活性絶縁膜が前記半導体
膜上に付着されることと前記第9工程の最後に前記樹脂
の非照射部分によつて保護されていない前記不活性絶縁
体の部分が除去されることを特徴とする特許請求の範囲
第1項に記載の製造方法。 - (15)第1絶縁膜と第1物質膜を前記基板の第1面に
付着する第1工程、前記第1物質のメサを形成する第2
工程、与えられた厚さに第2物質を付着する第3工程、
前記メサの側面あるいは端に第2物質の肩部が残るまで
前記第2物質をエツチングする第4工程、第3物質膜を
付着し前記肩部を除去することによつて穴を形成する第
5工程、前記基板の第1面に到るまで前記第1絶縁膜を
エツチングすることにより前記穴を深くする第6工程、
第1金属膜を付着し、前記第1、第2物質膜を除去する
第7工程、前記第1絶縁膜と一致しゲート絶縁膜を形成
する第2絶縁膜と同様に半導体物質膜を連続的に付着す
る第8工程、感光樹脂膜を付着し、基板の第2面から樹
脂を照射し照射された樹脂の部分を除去する第9工程、
ソースとドレインのオーム接触を形成する第10工程、
第2金属膜を付着し樹脂を除去する第11工程、および
グリット電極、ソース電極とドレイン電極の範囲を限定
する第12工程、とからなる透明な絶縁基板の第1面に
連続的に付着形成されるトランジスタであり、少なくと
も1つ電極の自己整合を持つタイプの薄膜電界効果トラ
ンジスタを製造する方法。 - (16)前記第1絶縁膜が窒化硅素(Si_3N_4)
からなることを特徴とする特許請求の範囲第15項に記
載の製造方法。 - (17)前記第1物質膜が二酸化硅素(SiO_2)か
らなることを特徴とする特許請求の範囲第15項に記載
の製造方法。 - (18)前記第2物質がアモルファスシリコンであるこ
とを特徴とする特許請求の範囲第15項に記載の製造方
法。 - (19)前記第4工程中に行われた前記第2物質のエツ
チングが、反応イオンエッチング(RIE)であること
を特徴とする特許請求の範囲第15項に記載の製造方法
。 - (20)前記第3物質が前記第1絶縁膜の物質と前記第
2物質と異なることを特徴とする特許請求の範囲第15
項に記載の製造方法。 - (21)前記第3物質が二酸化硅素(SiO_2)であ
ることを特徴とする特許請求の範囲第20項に記載の製
造方法。 - (22)前記第1金属膜が蒸着によって付着されること
を特徴とする特許請求の範囲第15項に記載の製造方法
。 - (23)前記第8工程中に付着される前記半導体物質が
、アモルファスシリコンあるいは多結晶シリコンからな
ることを特徴とする特許請求の範囲第15項に記載の製
造方法。 - (24)前記第10工程の前記オーム接触がnにドーピ
ングされた半導体付着によって得られることを特徴とす
る特許請求の範囲第15項に記載の製造方法。 - (25)前記第10工程中の前記オーム接触が、イオン
注入と引き続くアニーリングによって得られることを特
徴とする特許請求の範囲第15項に記載の製造方法。 - (26)注入物が、リンあるいはヒ素によって行われる
ことを特徴とする特許請求の範囲第25項に記載の製造
方法。 - (27)イオン注入が、異なるエネルギーレベルに従つ
て実施されることを特徴とする特許請求の範囲第25項
に記載の製造方法。 - (28)前記第2金属膜が蒸着により付着されるアルミ
ニウムからなることを特徴とする特許請求の範囲第15
項に記載の製造方法。 - (29)前記第8工程中に、不活性絶縁膜が、前記半導
体膜上にも付着されることと前記第9工程中の最後に前
記樹脂の非照射部分によつて保護されていない前記不活
性絶縁体の部分が除去されることを特徴とする特許請求
の範囲第15項に記載の製造方法。 - (30)第1金属膜と第1物質の膜を基板の第1面に付
着する第1工程、前記第1物質のメサを形成する第2工
程、与えられた厚さに第2物質膜を付着する第3工程、
前記メサの側面あるいは端に第2物質の肩部が残るまで
前記第2物質をエツチングする第4工程、前記メサが完
全に除去されるまでエツチングする第5工程、前記第2
物質の肩部によつて保護される金属肩部になるまで前記
第1金属膜をエッチングする第6工程、前記第2物質の
肩部が完全に除去されるまでエツチングする第7工程、
グリツト絶縁膜と半導体物質膜を連続的に付着する第8
工程、感光樹脂膜を付着し、基板の第2面から樹脂を照
射し、照射された樹脂の部分を除去する第9工程、ソー
スとドレインのオーム接触を形成する第10工程、第2
金属膜を付着し樹脂を除去する第11工程、およびゲー
ト電極、ソース電極とドレイン電極の範囲を限定する第
12工程からなる製造方法によつて得られる絶縁基板上
に形成される電極の自己整合を持つタイプの薄膜電界効
果トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8409310 | 1984-06-14 | ||
FR8409310A FR2566186B1 (fr) | 1984-06-14 | 1984-06-14 | Procede de fabrication d'au moins un transistor a effet de champ en couche mince et transistor obtenu par ce procede |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6110279A true JPS6110279A (ja) | 1986-01-17 |
Family
ID=9305007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60128395A Pending JPS6110279A (ja) | 1984-06-14 | 1985-06-14 | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4685195A (ja) |
EP (1) | EP0166647B1 (ja) |
JP (1) | JPS6110279A (ja) |
DE (1) | DE3568669D1 (ja) |
FR (1) | FR2566186B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6427271A (en) * | 1987-07-22 | 1989-01-30 | Nec Corp | Manufacture of thin-film transistor |
Families Citing this family (19)
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EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
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KR0145899B1 (ko) * | 1995-02-11 | 1998-09-15 | 김광호 | 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법 |
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- 1984-06-14 FR FR8409310A patent/FR2566186B1/fr not_active Expired
-
1985
- 1985-06-07 DE DE8585401125T patent/DE3568669D1/de not_active Expired
- 1985-06-07 EP EP85401125A patent/EP0166647B1/fr not_active Expired
- 1985-06-11 US US06/743,608 patent/US4685195A/en not_active Expired - Fee Related
- 1985-06-14 JP JP60128395A patent/JPS6110279A/ja active Pending
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---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
DE3568669D1 (en) | 1989-04-13 |
FR2566186B1 (fr) | 1986-08-29 |
FR2566186A1 (fr) | 1985-12-20 |
EP0166647B1 (fr) | 1989-03-08 |
EP0166647A1 (fr) | 1986-01-02 |
US4685195A (en) | 1987-08-11 |
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