JPS61101804A - シ−ケンス演算制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はメモリエラーを考慮したシーケンス演算制御装
置に関する。

［発明の技術的背景とその問題点コ 近年、マイクロプロセッサ（以下、ＣＰＵと略す）の小
型化、低価格化、高性能化が進み、これを利用したシー
ケンス演算制御装置が数多く発電プラントに適用される
ようになってきている。一方、発電プラン１へに適用さ
れるこれらシーケンス演算制御装置は、その演算機能の
高速化泣び高性能化もさることながら、その信頼性向上
に対する要求はますます強くなっている。

一般に、この種のシーケンス演算制御装置は、ｃｐｕ、
メモリ、入出力装置を備えて成り、プラントの各種検出
器から得られるデータは入出力装置を介して一旦メモリ
に書き込まれる。しかる後、そのメモリより必要なデー
タが順次ＣＩＩＩＪに読み出されてシーケンス演算が行
なわれ、その演算結果は再びメモリに書き込まれる。こ
のようにしてメモリ内にプラントに出力すべき一連のデ
ータが格納されると、それらのデータは順次メモリより
Ｈ＋）’！み出され、入出力装置を介してプランＩ−の
各種（・■作器へ出力される。

このようにシーケンス演算制御装置においては、メモリ
へのデータの書き込み、読み出しが頻繁に行なわれ、メ
モリは制御動作遂行上重要な役割を負うことになる。従
って、シーケンス演算制御装置の信頼性向上のためには
多重化構成の採用が必要となる。

しかしながら、従来は、メモリボードへのアドレス付与
をワイヤを用いてアドレス設定端子間を接続する如きワ
イヤストラップ方式によっていたため、データ書き込み
時には多重化メモリに同時にアクセスする一方、読み出
し時にはその１つを選択してメモリアクセスし、メモリ
エラーが生じた場合は他の健全なメモリにアクセスを切
り換える如き処理が難しく、メモリの多重化構成が困難
であった。このため、メモリエラーが発生すると何回も
読み出し処理を繰り返すことになり、回復不能なメモリ
エラーが発生した場合は演算処理が実行できず、プラン
ト制御が中断し、これが、他のシーケンス演算制御装置
で負担できないときにはプラント停止に至る問題点があ
った。

［発明の目的］ 本発明は、メモリを多重化し、　ｃｐｕが演算に使用す
る記憶部に回復不能のメモリエラーが発生した場合でも
、他の健全なメモリを使用して演算が継続できる信頼性
の高いシーケンス演算制御装置を提供することを目的と
する。

［発明の概要コ このため１本発明は各メモリボードに、ＣＰＵによって
設定されたアドレスを保持するレジスタと、そのレジス
タに保持されたアドレスとＣＰＵから出力されるアドレ
スとを比較し、一致した場合にそのメモリへのデータの
書き込み、読み出しを許容する比較器とを設け、各メモ
リボードのアドレス設定をソフト的に行ない得るように
して、データの書き込みは各メモリに同じアドレスを設
定することにより一斉に行なう一方、データの読み出し
は各メモリに異なるアドレスを設定することにより１つ
のメモリを選択して行ない、そのメモリにエラーが発生
したときは他のメモリに切り換えるようにしたことを特
徴としている。

［発明の実施例］ 以下、本発明の実施例をメモリを２重化した場合を例に
とって説明する。

第１図は本発明の一実施例に係るシーケンス演算制御装
置の要部ブロック図を示したものである。

第１図に示すように本実施例のシーケンス演算制御装置
は、ＣＰＵＩと、同じメモリ容量を持つ第１、第２の２
個のメモリ２ａ、２ｂと、メモリエラー検出部３と、入
出力装置Ｉｖｔ４とを備え、各部はアドレスバス５、デ
ータバス６、制御ハス７により接続されて成る。

この構成で、図示せぬプラント各部に配置される検出器
からのデータは入出力装置４を介して。

以下に詳述する如く２個のメモリ２ａ、２ｂの同じ記憶
場所に同時に書き込まれる。その後、その一方のメモリ
２ａがアドレス指定されて格納されたデータが順次ＣＰ
Ｕ　１に読み出され、シーケンス演算が行なわれ、その
結果は再び２個のメモリ２ａ、　２ｂの同じ記憶場所に
同時に格納される。更に、このようにして一連の演算結
果がメモリ２ａ　、　２ｂ内に貯えられると、再びその
一方のメモリ２ａを使って順次読み出され、入出力装置
４を介して図示せぬプラント操作機器へと出力され、シ
ーケンス制御が行なわれる。このメモリ２ａからのデー
タの読み出しが行なわれる間、そのメモリ２ａが異常に
なると、データの読み出しは他方の健全なメモリ２ａに
切り換えられ、シーケンス制御が中断することなく継続
される。

このように、２個のメモリ２ａ、　２ｂに対して、デー
タの書き込みは同時に行なわれる一方、データの読み出
しはその一方のメモリ２ａから行なわれて、それが異常
となれば他の健全なメモリ２ｂに自動的に切り換えられ
る訳であるが、そのためのメモリアドレス設定部の構成
を第２図に示す。

第２図に示すように、メモリ２ａのメモリポート上には
、データを記憶する多数のメモリ素子から成るデータ記
憶場所２００の他、　ＣＰＩＪＩがら設定されたメモリ
ボードアドレスを保持するレジスタ２ｏと、その設定ア
ドレスとＣＰＵ　１からデータ出力時に出力されるアド
レスとを比較し、一致したときメモリアクセス許可信号
ａを出力する比較器２１と、アドレス信号をデコードす
るデコード回路２２と、そのデコート信号でメモリ２ａ
内のメモリ素子即ちデータ記憶場所を選択するためのゲ
ート回路２３とから成るメモリ選択回路２０１が形成さ
れている。また、もう一方の第２メモリ２ｂのメモリポ
ート上にもこれと全く同様にメモリ選択回路が形成され
ている。

なお、ここで、データを記憶するデータ記憶場所の構成
は従来周知の構成が採用できる上１本発明に直接関係す
る問題でもないので、その詳細は省略する。

上記構成で、メモリ２ａ、　２ｂへのデータの書き込み
及び読み出しは以下のように行なわれる。

先ず、メモリ２ａ、２ｂへのデータの７Ｆき込みは、同
時に実施する必要がある。このため、第３図（ａ）のフ
ローチャートに示すように、、ＣＰＩＪＩは制御バス７
を使ってレジスタ２０をイネーブルとし、データバス６
から第１メモリ２ａのアドレスをレジスタ２０にセント
する（３００）。同様にして第２メモリ２ｂのレジスタ
２０にも第１メモリ２ａと同しアドレスをセットする（
３０１．）つ次いで、ＣＰ肌は苫き込みだＱＮデータの
アドレスをアドレスバス５に出力する（３０２）。

このときアドレスバス５に出力されるアドレスは、例え
ば、メモリ２ａ、　２ｂを指定するブロックアドレスコ
ードと、これに続いてメモリ内の記憶、場所を指定する
ワードアドレスコートとから成る。

例えば、メモリ２ａ、２ｂのブロックアドレス指定しこ
２　ｂ　ｊ、　を用いたとすると、アドレスデータはそ
の上位２ｂｉｔと、メモリ内のワードアドレスを指定す
る残り下位６　ｂｉｔの計８ｂｊｔのコー１〜から成る
。

この８ｂｉｔのアドレスデータがアドレスバス５に出力
されると、そのうちメモリ２ａ、２ｂのブロックアトレ
スである上位２ｂｉｔのデータは比較器２１に加えられ
、レジスタ２０に保持されているデータと比較される。

この結果、一致すると、ゲート回路２３が開かれる。一
方、下位６ｂｉｔのワードアドレスデータはデコート回
路２２でデコードされ、そのデコードされた信号はその
とき開かれているゲート回路Ｚ３を通って、データ記憶
場所２００の所定のり−トアドレス（メモリ素子）に加
わり、データバス６からのデータの書き込みを許容する
。

続いて、　ＣＰ旧は上述アドレスバス５に出力したアド
レスに対応するデータをデータバス６に出力する（３０
３）。このとき、　ＣＰＵＩはそのデータのエラー検出
用のビットも付加して出力する。このデータバス６に出
力されたデータは、データ記憶場所２００の上記許容さ
れているワードアドレスに書き込まれる（３０４）。

このようにして、第１、第２のメモリ２ａ、２ｂの同じ
ワードアドレスには同時に同じデータが順次書き込まれ
ていく。

次に、メモリ２ａ、２ｂからの読み出しは、先ずその１
つのメモリを選択して行ない、そのメモリにエラーが発
生したときは他の健全なメモリに切り換えて実施する。

即ち、第３図（ｂ’）のフローチャートに示すように、
ＣＰＵ　１はデータ書き込み時と同様に第１メモリ２ａ
のレジスタ２０に書き込み時と同じブロックアドレスデ
ータを設定する。（４００）。しかし、第２メモリ２ｂ
のレジスタ２０には、制御バス７を使って第２メモリ２
ｂのレジスタ２０をイネーブルとしデータバス６からア
ドレスデータを出力することにより、そのレジスタＺＯ
には第１メモリ２ａと異なるアドレスデータを設定する
（４０１）。次に、ＣＰ［Ｊｌは第１メモリ２ａの所定
のアドレスから必要なデータを読み出すため、書き込み
時と同様第１メモリ２ａを指定するための」二位２ｂｉ
ｔのブロックアドレスコードと、第１メモＩＪ　Ｚａ内
の所定の記憶場所を指定するための下位６ｂｉｔのワー
ドアドレスコートとから成る８　ｂ　ｉ　Ｉ；のアドレ
スデータをアドレスバス５に出力する（４０２）。

この結果、書き込み時同様、アドレスデータの上位２ｂ
ｉｔは比較器２１に入力し、レジスタ２０に保持されて
いるデータと比較される。第１メモリ２ａにおいては、
その上位２ｂｉｔのデータはレジスタ２０のデータと一
致することから、ゲート回路２３を開く。

これにより、デコード回路２２に入力した下位６ｂｉｔ
のデータはデコードされてそのとき開かれているゲート
回路２３を経て所定のワードアドレスに加わり、その記
憶場所からのデータの読み出しを許容する。これにより
、第１メモリ２ａの所定のワードアドレスから所定のデ
ータが読み出される（４０３）。

この１涜み出されたデータはメモリエラー検出部３に人
ツノし、そこで、そのデータに付加されているエラー検
出用ビットを使ってエラー検出が行なわれる（４０４）
。この結果、エラーがなくメモリ正常であれば、そのデ
ータを基にシーケンス演算が行なわれる（４０５）。

しかし、エラー検出結果、メモリ異常であれば。

ＣＰ旧はデータの読み出しを第１メモリ２ａから第２メ
モリ２ｂに切り換えるため、８ｂｉｔのアドレスデータ
の−Ｌ位２ｂ】シのデータを第２メモリ２ｂにセットし
たものに変えた」二、アドレスバス５に出力する（４０
６）。

これにより、前述同様にして今度は第２メモリ２ｂの所
定のアドレスのデータが読み出し可能状態となり、デー
タバス６に読み出さ九る（４０７）。次いで、この読み
出されたデータは先の場合と同様。

メモリエラー検出部３にてエラー検出が行なわれ（４０
８）、その結果、メモリ正常であれば、シーケンス演算
処理が行なわれる（４０５）。しかし、このときもメモ
リ異常となれば、ＣＩ）旧は再び同じメモリのワードア
ドレスからデータの読み出し処理を繰り返す再起動処理
（４０９）を実行することになるが、１個のメモリしか
ない演算装置に比べて２個のメモリを２重化して使うこ
とにより、メモリエラーによる再起動の可能性は極く小
さいものとなる。

このように任、低のメモリアドレス設定ができるメモリ
選択回路を各メモリ２ａ、２ｂに設けることにより、デ
ータ書き込み時には、同じデータをメモリ２ａ、２ｂの
同じ記憶場所に同時に書き込むことができる。また、デ
ータ読み出し時にはメモリの１つ例えば第１メモリ２ａ
のアドレスを指定して読み出しを行ない、メモリエラー
が発生すれば、第２メモリ２ｂのアドレスを指定して読
み出しを行なうことにより、簡単に健全側のメモリに切
り換えてシーケンス演算処理を継続することができる。

尚、上記実施例ではメモリの２重化構成を例にとり説明
したが、２個以上のメモリを上記実施例同様に使用する
ことにより、メモリの多重化構成も簡単に実施し得るこ
とは言う迄もない。

［発明の効果］ 以Ｆのように本発明によれば、メモリにメモリ選択回路
を設け、メモリのアドレス設定をＣＰＵからソフト的に
任意に谷なえるようにしたので、メモリの多重化構成が
容易となり、この結果、１つのメモリが異常となっても
、他の健全なメモリを使って処理を中断することなく継
続することが可能となり、プラン１〜制御の中断乃至は
停止を無くすことのできる高信頼性のシーケンス演算制
御装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るシーケンス演算制御装
置のブロック構成図、第２図は第１図のメモリの要部詳
細図、第３図（ａ）は第２図のメモリのデータＩ＞き込
み処理のＪδれ図、第３図（ｂ）は第２図のメモリのデ
ータ読み出し処理の流れ図である。 １−ＣＩ’ＬＩ、２ａ−第１メモリ、２ｂ−＝第２メモ
リ、；３・メモリエラー検出部、４・・入出力装置、５
・・・アドレスバス、６・データバス、７・・・制御バ
ス、２０　　レジスタ、２１・・比・貯器、２２・−デ
コー１へ回路、２３・・・ゲート回路、２００・・・デ
ータ記憶場所、２０１・・・メモリ選択回路。 ／′−へ 代理人　弁理士　　紋　１）　誠　　・第２図 第３図 （ａ） 第３図

Claims (1)

【特許請求の範囲】
1. プラントにデータを入出力する入出力装置と、この入出
   力装置を介して取り込んだデータに基づきシーケンス演
   算を行なうマイクロプロセッサと、前記入出力装置とマ
   イクロプロセッサ間で交換するデータを一時記憶するメ
   モリとを備えたシーケンス演算制御装置において、前記
   メモリに、前記マイクロプロセッサによって設定された
   アドレスを保持するレジスタと、そのレジスタに保持さ
   れたアドレスと前記マイクロプロセッサから出力される
   アドレスとを比較し、一致したとき、そのメモリへのデ
   ータの書き込み、読み出しを許容する比較器とを設け、
   前記メモリを多重化したことを特徴とするシーケンス演
   算制御装置。