JPS61101804A - Sequence operation controller - Google Patents

Abstract

PURPOSE:To prevent intermission or stop of a plant control by providing a memory selection circuit to a memory, setting the address of the memory from a CPU in a way of the software and using other memory even if one memory is faulty. CONSTITUTION:The CPU 1 uses a control bus 7 to set to an address to each register 20 of memories 2a, 2b at the same time and a write data is written through a data bus 6. At readout, the CPU 1 outpus an address data in 8-bit comprising a high-order 2-bit designating the memory 2a and a low-order 6-bit designating a memory location in the memory 2a to an address bus 5. Then the high-order 2-bit is compared with a data stored in the register 20 by a comparator 21, and when they are coincident, the low-order bit is inputted to a decode circuit, resulting that a prescribed data is read from the memory 2a, and an error detection section 3 detects an error. As a result, when no error is found out, the memory 2a is used and when an error exists, the CPU 1 changes data read from the memory 2a into the memory 2b.

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はメモリエラーを考慮したシーケンス演算制御装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a sequence calculation control device that takes memory errors into consideration.

［発明の技術的背景とその問題点コ 近年、マイクロプロセッサ（以下、ＣＰＵと略す）の小
型化、低価格化、高性能化が進み、これを利用したシー
ケンス演算制御装置が数多く発電プラントに適用される
ようになってきている。一方、発電プラン１へに適用さ
れるこれらシーケンス演算制御装置は、その演算機能の
高速化泣び高性能化もさることながら、その信頼性向上
に対する要求はますます強くなっている。[Technical background of the invention and its problems] In recent years, microprocessors (hereinafter referred to as CPUs) have become smaller, cheaper, and more sophisticated, and many sequence calculation control devices using them have been applied to power generation plants. This is becoming more and more common. On the other hand, these sequence arithmetic control devices applied to the power generation plan 1 are required not only to increase the speed and performance of their arithmetic functions, but also to improve their reliability.

一般に、この種のシーケンス演算制御装置は、ｃｐｕ、
メモリ、入出力装置を備えて成り、プラントの各種検出
器から得られるデータは入出力装置を介して一旦メモリ
に書き込まれる。しかる後、そのメモリより必要なデー
タが順次ＣＩＩＩＪに読み出されてシーケンス演算が行
なわれ、その演算結果は再びメモリに書き込まれる。こ
のようにしてメモリ内にプラントに出力すべき一連のデ
ータが格納されると、それらのデータは順次メモリより
Ｈ＋）’！み出され、入出力装置を介してプランＩ−の
各種（・■作器へ出力される。Generally, this type of sequence calculation control device includes a CPU,
It is equipped with a memory and an input/output device, and data obtained from various detectors in the plant is temporarily written into the memory via the input/output device. Thereafter, necessary data is sequentially read out from the memory to the CIIIJ, sequence operations are performed, and the results of the operations are written back into the memory. When a series of data to be output to the plant is stored in the memory in this way, those data are sequentially transferred from the memory H+)'! The data is extracted and outputted to the various plan I- (・■ creators) via the input/output device.

このようにシーケンス演算制御装置においては、メモリ
へのデータの書き込み、読み出しが頻繁に行なわれ、メ
モリは制御動作遂行上重要な役割を負うことになる。従
って、シーケンス演算制御装置の信頼性向上のためには
多重化構成の採用が必要となる。As described above, in the sequence arithmetic control device, data is frequently written to and read from the memory, and the memory plays an important role in performing control operations. Therefore, in order to improve the reliability of the sequence calculation control device, it is necessary to adopt a multiplexed configuration.

しかしながら、従来は、メモリボードへのアドレス付与
をワイヤを用いてアドレス設定端子間を接続する如きワ
イヤストラップ方式によっていたため、データ書き込み
時には多重化メモリに同時にアクセスする一方、読み出
し時にはその１つを選択してメモリアクセスし、メモリ
エラーが生じた場合は他の健全なメモリにアクセスを切
り換える如き処理が難しく、メモリの多重化構成が困難
であった。このため、メモリエラーが発生すると何回も
読み出し処理を繰り返すことになり、回復不能なメモリ
エラーが発生した場合は演算処理が実行できず、プラン
ト制御が中断し、これが、他のシーケンス演算制御装置
で負担できないときにはプラント停止に至る問題点があ
った。However, in the past, addresses were assigned to memory boards using a wire strap method in which address setting terminals were connected using wires, so when writing data, multiplexed memories were simultaneously accessed, while when reading data, one of them was selected. However, when a memory error occurs, it is difficult to perform a process such as switching the access to another healthy memory, making it difficult to configure memory multiplexing. For this reason, if a memory error occurs, the read process will be repeated many times, and if an irrecoverable memory error occurs, the calculation process cannot be executed, plant control will be interrupted, and this will cause other sequence calculation control devices to There were problems that could lead to the plant being shut down if the burden could not be met.

［発明の目的］ 本発明は、メモリを多重化し、　ｃｐｕが演算に使用す
る記憶部に回復不能のメモリエラーが発生した場合でも
、他の健全なメモリを使用して演算が継続できる信頼性
の高いシーケンス演算制御装置を提供することを目的と
する。[Objective of the Invention] The present invention provides a reliable system that multiplexes memories and allows operations to continue using other healthy memories even if an unrecoverable memory error occurs in the storage unit used by the CPU for operations. The purpose is to provide a high sequence calculation control device.

［発明の概要コ このため１本発明は各メモリボードに、ＣＰＵによって
設定されたアドレスを保持するレジスタと、そのレジス
タに保持されたアドレスとＣＰＵから出力されるアドレ
スとを比較し、一致した場合にそのメモリへのデータの
書き込み、読み出しを許容する比較器とを設け、各メモ
リボードのアドレス設定をソフト的に行ない得るように
して、データの書き込みは各メモリに同じアドレスを設
定することにより一斉に行なう一方、データの読み出し
は各メモリに異なるアドレスを設定することにより１つ
のメモリを選択して行ない、そのメモリにエラーが発生
したときは他のメモリに切り換えるようにしたことを特
徴としている。[Summary of the Invention] Therefore, 1. The present invention includes a register that holds an address set by the CPU on each memory board, and compares the address held in the register with the address output from the CPU, and if they match, A comparator that allows data to be written to and read from the memory is installed in the memory board, and the address of each memory board can be set using software. Data can be written all at once by setting the same address to each memory. On the other hand, data reading is performed by selecting one memory by setting different addresses in each memory, and when an error occurs in that memory, it is characterized in that it is switched to another memory.

［発明の実施例］ 以下、本発明の実施例をメモリを２重化した場合を例に
とって説明する。[Embodiments of the Invention] Hereinafter, embodiments of the present invention will be described by taking as an example a case where memories are duplicated.

第１図は本発明の一実施例に係るシーケンス演算制御装
置の要部ブロック図を示したものである。FIG. 1 shows a block diagram of main parts of a sequence calculation control device according to an embodiment of the present invention.

第１図に示すように本実施例のシーケンス演算制御装置
は、ＣＰＵＩと、同じメモリ容量を持つ第１、第２の２
個のメモリ２ａ、２ｂと、メモリエラー検出部３と、入
出力装置Ｉｖｔ４とを備え、各部はアドレスバス５、デ
ータバス６、制御ハス７により接続されて成る。As shown in FIG. 1, the sequence arithmetic control device of this embodiment has a CPU, first and second two having the same memory capacity.
The memory 2a, 2b, a memory error detection section 3, and an input/output device Ivt4 are provided, and each section is connected by an address bus 5, a data bus 6, and a control bus 7.

この構成で、図示せぬプラント各部に配置される検出器
からのデータは入出力装置４を介して。With this configuration, data from detectors placed in each part of the plant (not shown) is transmitted via the input/output device 4.

以下に詳述する如く２個のメモリ２ａ、２ｂの同じ記憶
場所に同時に書き込まれる。その後、その一方のメモリ
２ａがアドレス指定されて格納されたデータが順次ＣＰ
Ｕ　１に読み出され、シーケンス演算が行なわれ、その
結果は再び２個のメモリ２ａ、　２ｂの同じ記憶場所に
同時に格納される。更に、このようにして一連の演算結
果がメモリ２ａ　、　２ｂ内に貯えられると、再びその
一方のメモリ２ａを使って順次読み出され、入出力装置
４を介して図示せぬプラント操作機器へと出力され、シ
ーケンス制御が行なわれる。このメモリ２ａからのデー
タの読み出しが行なわれる間、そのメモリ２ａが異常に
なると、データの読み出しは他方の健全なメモリ２ａに
切り換えられ、シーケンス制御が中断することなく継続
される。As will be explained in detail below, the data is simultaneously written to the same storage location in the two memories 2a, 2b. After that, one of the memories 2a is addressed and the stored data is sequentially transferred to the CP.
The data is read out to U1, a sequence operation is performed, and the results are stored simultaneously in the same storage location of the two memories 2a and 2b again. Furthermore, when a series of calculation results are stored in the memories 2a and 2b in this way, they are sequentially read out again using one of the memories 2a and sent to plant operation equipment (not shown) via the input/output device 4. It is output and sequence control is performed. If the memory 2a becomes abnormal while data is being read from the memory 2a, the data reading is switched to the other healthy memory 2a, and sequence control is continued without interruption.

このように、２個のメモリ２ａ、　２ｂに対して、デー
タの書き込みは同時に行なわれる一方、データの読み出
しはその一方のメモリ２ａから行なわれて、それが異常
となれば他の健全なメモリ２ｂに自動的に切り換えられ
る訳であるが、そのためのメモリアドレス設定部の構成
を第２図に示す。In this way, data is written to the two memories 2a and 2b at the same time, while data is read from one of the memories 2a, and if it becomes abnormal, it is read from the other healthy memory 2b. The structure of the memory address setting section for this purpose is shown in FIG. 2.

第２図に示すように、メモリ２ａのメモリポート上には
、データを記憶する多数のメモリ素子から成るデータ記
憶場所２００の他、　ＣＰＩＪＩがら設定されたメモリ
ボードアドレスを保持するレジスタ２ｏと、その設定ア
ドレスとＣＰＵ　１からデータ出力時に出力されるアド
レスとを比較し、一致したときメモリアクセス許可信号
ａを出力する比較器２１と、アドレス信号をデコードす
るデコード回路２２と、そのデコート信号でメモリ２ａ
内のメモリ素子即ちデータ記憶場所を選択するためのゲ
ート回路２３とから成るメモリ選択回路２０１が形成さ
れている。また、もう一方の第２メモリ２ｂのメモリポ
ート上にもこれと全く同様にメモリ選択回路が形成され
ている。As shown in FIG. 2, on the memory port of the memory 2a, in addition to a data storage location 200 consisting of a large number of memory elements for storing data, there is also a register 2o that holds a memory board address set by CPIJI, and a register 2o that holds a memory board address set by CPIJI. A comparator 21 that compares the set address and the address output from the CPU 1 when data is output, and outputs a memory access permission signal a when they match; a decode circuit 22 that decodes the address signal; and a decode circuit 22 that decodes the address signal.
A memory selection circuit 201 is formed which includes a gate circuit 23 for selecting a memory element, that is, a data storage location within the memory. A memory selection circuit is also formed on the memory port of the other second memory 2b in exactly the same way.

なお、ここで、データを記憶するデータ記憶場所の構成
は従来周知の構成が採用できる上１本発明に直接関係す
る問題でもないので、その詳細は省略する。Note that the configuration of the data storage location for storing data can be any conventionally known configuration and is not a problem directly related to the present invention, so its details will be omitted.

上記構成で、メモリ２ａ、　２ｂへのデータの書き込み
及び読み出しは以下のように行なわれる。With the above configuration, writing and reading data to and from the memories 2a and 2b is performed as follows.

先ず、メモリ２ａ、２ｂへのデータの７Ｆき込みは、同
時に実施する必要がある。このため、第３図（ａ）のフ
ローチャートに示すように、、ＣＰＩＪＩは制御バス７
を使ってレジスタ２０をイネーブルとし、データバス６
から第１メモリ２ａのアドレスをレジスタ２０にセント
する（３００）。同様にして第２メモリ２ｂのレジスタ
２０にも第１メモリ２ａと同しアドレスをセットする（
３０１．）つ次いで、ＣＰ肌は苫き込みだＱＮデータの
アドレスをアドレスバス５に出力する（３０２）。First, it is necessary to simultaneously write 7F of data into the memories 2a and 2b. Therefore, as shown in the flowchart of FIG. 3(a), CPIJI
to enable register 20 and connect data bus 6.
The address of the first memory 2a is written to the register 20 (300). Similarly, the same address as the first memory 2a is set in the register 20 of the second memory 2b (
301. ) Next, the CP skin outputs the address of the inscribed QN data to the address bus 5 (302).

このときアドレスバス５に出力されるアドレスは、例え
ば、メモリ２ａ、　２ｂを指定するブロックアドレスコ
ードと、これに続いてメモリ内の記憶、場所を指定する
ワードアドレスコートとから成る。The address outputted to the address bus 5 at this time consists of, for example, a block address code specifying the memories 2a and 2b, followed by a word address code specifying the memory and location within the memory.

例えば、メモリ２ａ、２ｂのブロックアドレス指定しこ
２　ｂ　ｊ、　を用いたとすると、アドレスデータはそ
の上位２ｂｉｔと、メモリ内のワードアドレスを指定す
る残り下位６　ｂｉｔの計８ｂｊｔのコー１〜から成る
。For example, if we use block address designator 2bj, for memories 2a and 2b, the address data consists of the upper 2 bits and the remaining 6 bits that specify the word address in the memory, a total of 8bjt codes 1~ .

この８ｂｉｔのアドレスデータがアドレスバス５に出力
されると、そのうちメモリ２ａ、２ｂのブロックアトレ
スである上位２ｂｉｔのデータは比較器２１に加えられ
、レジスタ２０に保持されているデータと比較される。When this 8-bit address data is output to the address bus 5, the upper 2-bit data, which is the block address of the memories 2a and 2b, is added to the comparator 21 and compared with the data held in the register 20. .

この結果、一致すると、ゲート回路２３が開かれる。一
方、下位６ｂｉｔのワードアドレスデータはデコート回
路２２でデコードされ、そのデコードされた信号はその
とき開かれているゲート回路Ｚ３を通って、データ記憶
場所２００の所定のり−トアドレス（メモリ素子）に加
わり、データバス６からのデータの書き込みを許容する
。As a result, if there is a match, the gate circuit 23 is opened. On the other hand, the lower 6 bits of word address data are decoded by the decode circuit 22, and the decoded signal passes through the gate circuit Z3 which is open at that time and is sent to a predetermined address (memory element) of the data storage location 200. In addition, writing of data from the data bus 6 is permitted.

続いて、　ＣＰ旧は上述アドレスバス５に出力したアド
レスに対応するデータをデータバス６に出力する（３０
３）。このとき、　ＣＰＵＩはそのデータのエラー検出
用のビットも付加して出力する。このデータバス６に出
力されたデータは、データ記憶場所２００の上記許容さ
れているワードアドレスに書き込まれる（３０４）。Next, the old CP outputs data corresponding to the address output to the address bus 5 to the data bus 6 (30
3). At this time, the CPUI also adds an error detection bit to the data and outputs it. The data output on the data bus 6 is written to the allowed word address of the data storage location 200 (304).

このようにして、第１、第２のメモリ２ａ、２ｂの同じ
ワードアドレスには同時に同じデータが順次書き込まれ
ていく。In this way, the same data is sequentially written into the same word addresses of the first and second memories 2a and 2b at the same time.

次に、メモリ２ａ、２ｂからの読み出しは、先ずその１
つのメモリを選択して行ない、そのメモリにエラーが発
生したときは他の健全なメモリに切り換えて実施する。Next, reading from the memories 2a and 2b is performed first.
One memory is selected and executed, and if an error occurs in that memory, the operation is performed by switching to another healthy memory.

即ち、第３図（ｂ’）のフローチャートに示すように、
ＣＰＵ　１はデータ書き込み時と同様に第１メモリ２ａ
のレジスタ２０に書き込み時と同じブロックアドレスデ
ータを設定する。（４００）。しかし、第２メモリ２ｂ
のレジスタ２０には、制御バス７を使って第２メモリ２
ｂのレジスタ２０をイネーブルとしデータバス６からア
ドレスデータを出力することにより、そのレジスタＺＯ
には第１メモリ２ａと異なるアドレスデータを設定する
（４０１）。次に、ＣＰ［Ｊｌは第１メモリ２ａの所定
のアドレスから必要なデータを読み出すため、書き込み
時と同様第１メモリ２ａを指定するための」二位２ｂｉ
ｔのブロックアドレスコードと、第１メモＩＪ　Ｚａ内
の所定の記憶場所を指定するための下位６ｂｉｔのワー
ドアドレスコートとから成る８　ｂ　ｉ　Ｉ；のアドレ
スデータをアドレスバス５に出力する（４０２）。That is, as shown in the flowchart of FIG. 3(b'),
The CPU 1 writes the first memory 2a in the same way as when writing data.
The same block address data as when writing is set in the register 20 of. (400). However, the second memory 2b
The second memory 2 is stored in the register 20 using the control bus 7.
By enabling the register 20 of B and outputting address data from the data bus 6, that register ZO
Address data different from that of the first memory 2a is set in (401). Next, CP[Jl is the second position 2bi for specifying the first memory 2a as in the case of writing in order to read necessary data from a predetermined address of the first memory 2a.
Address data of 8 b i I; consisting of a block address code of t and a word address code of lower 6 bits for specifying a predetermined storage location in the first memo IJZa is output to the address bus 5 (402). .

この結果、書き込み時同様、アドレスデータの上位２ｂ
ｉｔは比較器２１に入力し、レジスタ２０に保持されて
いるデータと比較される。第１メモリ２ａにおいては、
その上位２ｂｉｔのデータはレジスタ２０のデータと一
致することから、ゲート回路２３を開く。As a result, as in writing, the upper 2b of address data
it is input to the comparator 21 and compared with the data held in the register 20. In the first memory 2a,
Since the upper 2 bits of data match the data in the register 20, the gate circuit 23 is opened.

これにより、デコード回路２２に入力した下位６ｂｉｔ
のデータはデコードされてそのとき開かれているゲート
回路２３を経て所定のワードアドレスに加わり、その記
憶場所からのデータの読み出しを許容する。これにより
、第１メモリ２ａの所定のワードアドレスから所定のデ
ータが読み出される（４０３）。As a result, the lower 6 bits input to the decoding circuit 22
data is decoded and applied to the predetermined word address via the gate circuit 23 which is open at the time, allowing data to be read from that storage location. As a result, predetermined data is read from a predetermined word address in the first memory 2a (403).

この１涜み出されたデータはメモリエラー検出部３に人
ツノし、そこで、そのデータに付加されているエラー検
出用ビットを使ってエラー検出が行なわれる（４０４）
。この結果、エラーがなくメモリ正常であれば、そのデ
ータを基にシーケンス演算が行なわれる（４０５）。This extracted data is sent to the memory error detection unit 3, where error detection is performed using the error detection bit added to the data (404).
. As a result, if there is no error and the memory is normal, a sequence operation is performed based on the data (405).

しかし、エラー検出結果、メモリ異常であれば。However, if the error detection result is that the memory is abnormal.

ＣＰ旧はデータの読み出しを第１メモリ２ａから第２メ
モリ２ｂに切り換えるため、８ｂｉｔのアドレスデータ
の−Ｌ位２ｂ】シのデータを第２メモリ２ｂにセットし
たものに変えた」二、アドレスバス５に出力する（４０
６）。In the old CP, in order to switch the data read from the first memory 2a to the second memory 2b, the -L position 2b] of the 8-bit address data was changed to the data set in the second memory 2b. 2. Address bus Output to 5 (40
6).

これにより、前述同様にして今度は第２メモリ２ｂの所
定のアドレスのデータが読み出し可能状態となり、デー
タバス６に読み出さ九る（４０７）。次いで、この読み
出されたデータは先の場合と同様。As a result, in the same manner as described above, the data at the predetermined address in the second memory 2b becomes readable and is read out onto the data bus 6 (407). This read data is then the same as in the previous case.

メモリエラー検出部３にてエラー検出が行なわれ（４０
８）、その結果、メモリ正常であれば、シーケンス演算
処理が行なわれる（４０５）。しかし、このときもメモ
リ異常となれば、ＣＩ）旧は再び同じメモリのワードア
ドレスからデータの読み出し処理を繰り返す再起動処理
（４０９）を実行することになるが、１個のメモリしか
ない演算装置に比べて２個のメモリを２重化して使うこ
とにより、メモリエラーによる再起動の可能性は極く小
さいものとなる。Error detection is performed in the memory error detection unit 3 (40
8) If the memory is normal, sequence calculation processing is performed (405). However, if a memory error occurs at this time as well, the CI) old system will execute the restart process (409), which repeats the process of reading data from the same memory word address again. Compared to this, by using two memories in duplicate, the possibility of restart due to memory errors is extremely small.

このように任、低のメモリアドレス設定ができるメモリ
選択回路を各メモリ２ａ、２ｂに設けることにより、デ
ータ書き込み時には、同じデータをメモリ２ａ、２ｂの
同じ記憶場所に同時に書き込むことができる。また、デ
ータ読み出し時にはメモリの１つ例えば第１メモリ２ａ
のアドレスを指定して読み出しを行ない、メモリエラー
が発生すれば、第２メモリ２ｂのアドレスを指定して読
み出しを行なうことにより、簡単に健全側のメモリに切
り換えてシーケンス演算処理を継続することができる。By providing each memory 2a, 2b with a memory selection circuit capable of setting high and low memory addresses in this manner, the same data can be simultaneously written to the same storage location in the memories 2a, 2b when writing data. Also, when reading data, one of the memories, for example, the first memory 2a,
If a memory error occurs when reading by specifying the address of the second memory 2b, it is possible to easily switch to the healthy memory and continue sequence calculation processing by specifying the address of the second memory 2b and reading. can.

尚、上記実施例ではメモリの２重化構成を例にとり説明
したが、２個以上のメモリを上記実施例同様に使用する
ことにより、メモリの多重化構成も簡単に実施し得るこ
とは言う迄もない。Although the above embodiment has been explained using a memory duplex configuration as an example, it goes without saying that a memory multiplex configuration can also be easily implemented by using two or more memories in the same manner as in the above embodiment. Nor.

［発明の効果］ 以Ｆのように本発明によれば、メモリにメモリ選択回路
を設け、メモリのアドレス設定をＣＰＵからソフト的に
任意に谷なえるようにしたので、メモリの多重化構成が
容易となり、この結果、１つのメモリが異常となっても
、他の健全なメモリを使って処理を中断することなく継
続することが可能となり、プラン１〜制御の中断乃至は
停止を無くすことのできる高信頼性のシーケンス演算制
御装置が得られる。[Effects of the Invention] As described in F below, according to the present invention, a memory selection circuit is provided in the memory, and the address setting of the memory can be changed arbitrarily by software from the CPU, so that the multiplexed structure of the memory is facilitated. As a result, even if one memory becomes abnormal, it is possible to continue processing without interruption using other healthy memories, and Plan 1 - Interruption or stoppage of control can be eliminated. A highly reliable sequence calculation control device can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例に係るシーケンス演算制御装
置のブロック構成図、第２図は第１図のメモリの要部詳
細図、第３図（ａ）は第２図のメモリのデータＩ＞き込
み処理のＪδれ図、第３図（ｂ）は第２図のメモリのデ
ータ読み出し処理の流れ図である。 １−ＣＩ’ＬＩ、２ａ−第１メモリ、２ｂ−＝第２メモ
リ、；３・メモリエラー検出部、４・・入出力装置、５
・・・アドレスバス、６・データバス、７・・・制御バ
ス、２０　　レジスタ、２１・・比・貯器、２２・−デ
コー１へ回路、２３・・・ゲート回路、２００・・・デ
ータ記憶場所、２０１・・・メモリ選択回路。 ／′−へ 代理人　弁理士　　紋　１）　誠　　・第２図 第３図 （ａ） 第３図FIG. 1 is a block diagram of a sequence calculation control device according to an embodiment of the present invention, FIG. 2 is a detailed view of the main part of the memory in FIG. 1, and FIG. 3(a) is the data in the memory in FIG. FIG. 3(b) is a flowchart of the data reading process of the memory shown in FIG. 2. 1-CI'LI, 2a-first memory, 2b-=second memory; 3. memory error detection section, 4.. input/output device, 5
...Address bus, 6.Data bus, 7.Control bus, 20.Register, 21.Ratio/storage, 22.-Circuit to decoder 1, 23..Gate circuit, 200..Data storage. Location, 201...Memory selection circuit. /'-To Agent Patent Attorney Crest 1) Makoto ・Figure 2 Figure 3 (a) Figure 3

Claims (1)

【特許請求の範囲】[Claims] プラントにデータを入出力する入出力装置と、この入出
力装置を介して取り込んだデータに基づきシーケンス演
算を行なうマイクロプロセッサと、前記入出力装置とマ
イクロプロセッサ間で交換するデータを一時記憶するメ
モリとを備えたシーケンス演算制御装置において、前記
メモリに、前記マイクロプロセッサによって設定された
アドレスを保持するレジスタと、そのレジスタに保持さ
れたアドレスと前記マイクロプロセッサから出力される
アドレスとを比較し、一致したとき、そのメモリへのデ
ータの書き込み、読み出しを許容する比較器とを設け、
前記メモリを多重化したことを特徴とするシーケンス演
算制御装置。An input/output device that inputs and outputs data to the plant, a microprocessor that performs sequence operations based on the data taken in through the input/output device, and a memory that temporarily stores data exchanged between the input/output device and the microprocessor. A sequence arithmetic control device comprising: a register that holds an address set by the microprocessor in the memory, and an address held in the register and an address output from the microprocessor are compared, and if they match. and a comparator that allows data to be written to and read from the memory,
A sequence calculation control device characterized in that the memories are multiplexed.