JPS6133557A - 主記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は計算機システムの主記憶装置（以下メモリと呼
する）のメモリ動作確認において、被動作確認のメモリ
空間を重複させ見かけ上、メモリ容量を少なくシ、メモ
リの動作確認時間を短かくし、短時間でシステムのスタ
ートＵＰをすることができる主記憶装置に関する。

〔発明の背景〕

第６図に一般的な計算機システムの構成が示されている
。図において１はＭＰｔＪ　（中央処理装置）でアシ、
システムの処理を実行する演算装置である。また２、３
は主記憶装置（メモリ）であル、演算のためのプログラ
ムやデータを記憶するメモリである。また、４．５はＩ
１０インタフェイスで他の装置との接続を行うインタフ
ェイスである。

また、６はシステムバスで演算を実行するプログラムの
主記憶よルリードしたシ、ライトしたシするラインであ
り、■１０インタ７エイスとのデータ授受を行うデータ
バスでおる。

１９８４年、一般的に最も高集積度（低価格）のＲＡＭ
　（メそり）は６４にビットダイナミックＲ，ＡＭ（Ｄ
Ｒ，ＡＭと称する）でおり、計算機のほとんどが使用し
ている。

しかし、例えば日経エレクトロニクス１９８４年２月２
７日号に示される公知例のように６４にビットの１６倍
のメモリが生産可能になりつつあり、マイコン（計算機
）を除いてますますメモリの使用量は多くなる。メモリ
の使用量増加に伴い揮発Ｒ，ＡＭ（ＤＲＡＭ）の通電時
におけるイニシャル時間が問題となっている。

近年ＭＰＵ（マイクロコンピュータ）も含め、ＬＳＩの
高集積化、高速化とメモリの高容量化によシ主記憶の大
容量化が進んでいる。例をとれば１６ビツトのＭＰＵで
最大１６Ｍバイトの連続的な空間が使用可能なＭＰＵが
量産化されている。

一方ソフトウエアの生産性向上をねらって、高水準言語
の使用が多くなり、システム当りの使用量は増大の一途
をたどっている。

一般的に計算機の主記憶装置として使用されるメモリは
揮発性メモリ（ダイナミックＲＡＭ）が多く使用されて
いる。この揮発性メモリは電源を切ることによってメモ
リ内容が全て消え、復電時メモリの内容がどのようにな
っているか全く不足のため、システムをスター）ＵＰす
るためメモリの内容をクリアする必要がある。

この一般的なメモリ装置の構成は第７図に示す如くなっ
ている。すなわち、１０がデータを記憶するメモリセル
で、Ｄｏ−Ｄａは使用するＭＰＵのデータ巾によシ変化
する。また、１１はデータの記憶番地を示すメモリアド
レスで、メモリへの動作はアドレスＳ００・・・・・・
０からＳＦＦ・・・・・・Ｆの連続した番地の１つのア
ドレスを指定し、その内容をアクセス（リード／ライト
）するものである。

どのアドレスでも随時アクセス可能なため、ランダムア
クセスメモリ（ＲＡＭ）と呼ばれる。このよりなメそす
は復電時システムをスタートさせるため、クリアを実施
する必要がある。メモリは電源を切る前はメそすを常時
使用しており、記憶内容が確定しているため、メモリの
異常を検査する必要がない。しかし、一旦電源を切ると
、記憶内容は全て消失し、復電時再度記憶内容を書き込
まねばなもない。この記憶内容を書き込むに当シ、メモ
リセルそのものに異常があるか否かを検査し、その後に
記憶内容（これは単なるＲＡＭとして用いる場合と、プ
ログラム用ＲＡＭとして用いる場合等その使用状態は異
なる）を記憶するのでなければシステム全体の信頼性が
確保できない。そのためメそすを一旦クリアすることに
なる。ＭＰＵが全メモリをクリアするためには、特定の
データ（＄００）を書き込むことによってできる。この
ときパリティチェック等のチェックビット亀同時に書き
込む。しかしメモリが大容量になればなるｔｌど、ＭＰ
Ｕがメモリをアクセス（クリア動作ばかりでなく、イニ
シャル時、主記憶装置の動作確認も含む）時間が長くな
る。このことは、いま、イニシャル時必ず主記憶の動作
確認を実施し、システムに約３Ｍバイトの主記憶が実装
されているとすると、ＭＰＵがメモリ１ビツトアクセス
する時間が約２０マイクロ時間とすると３Ｘ１０’ｘ２
０　Ｘ　１０−’　＝　６０秒と、単純にアクセスする
のみで約１分間必要となシ、主記憶の動作確認を実施す
れば、数回主記憶をアクセスしなくてはならず、数分（
試験によっては数十分）の時間を必要とする。

第８図に一般的な主記憶装置の構成図が示されている。

すなわち、図において、２０はＭＰＵよりのアドレス信
号で、上位アドレスはデコード回路２１へ下位アドレス
は各メモリ素子に接続される。また、２１はメモリチッ
プセレクトデコード回路であり、メモリチップアドレス
以上のアドレスをデコードし、各メモリチップを選択す
る回路である。また、２２はチップセレクト信号でのメ
モリセレクトデコード回路２１によシブコードされた信
号でアシ、メモリチップのただ１つ（１パンク）を選択
する信号である。また、２３．２４はメモリチップ（メ
モリパン夛）で、各メモリ素子又は最少ワード（バンク
）グループである。さらに、２５．２６はデータバッフ
ァ（データチェッカ）で、ＭＰＵのデータバスとのデー
タバッファとパリティチェック等のチェック回路を含ん
だものである。また、２７はデータバスで、ＭＰＵとの
データ授受を行うデータバスであり、２８はチェックエ
ラー信号で、各メモリバンク毎でエラーチェックの実行
結果を知らせる信号である。このチェックエラー信号２
８は一般的にＭＰＵへ割込信号や異常信号と１て印加さ
れる。

一般的な主記憶装置の動作は、アドレスの上位をデ；”
−ドし、メモリチップ（バンク）２３゜２４の１ケをセ
レクトし、下位アドレスにてセレクトされた１つのメモ
リ内の１番地を指定し、その内容にアクセス（リード／
ライト）を実行する。

その場合ライト時ＭＰＵ→メモリはチェックビットを付
加しメモリに書き込む。読み出し時はチェックビットを
含め、内容が正常かどうかを検証し、ＭＰＵにデータを
送出する動作を実行する。

したがって通常の動作では、いかなる場合であっても、
メモリ空間の全エリア中、必ずただ１つのアドレス（番
地）のみが選択されなければならない。一方復電時等の
メモリ内容不足で、内容をクリアする場合は必ず全アド
レスに対して個別にライトアクセスを実行する必要がア
シ、アドレス空間が増加すれば、イニシャル処理を含め
メモリ動作確認実行時間が全アドレスの増加分だけ長く
なる欠点がある。

〔発明の目的〕

本発明の目的は、復電時短時間でメモリをクリアするこ
とのできる主記憶装置を提供することＫある。

〔発明の概要〕

本発明は、メモリブロック全部又はあるブロックに分割
して、該分割された１ブロツクに同時に所定のデータを
書き込み、このデータを読み出してＯＢをとるよう圧す
ることによシ、復電時短時間でメモリをクリアしようと
いうものである。

〔発明の実施例〕

以下、本発明の実施例について説明する。

第１図に本発明の実施例を示す回路図、第２図に通常使
用時のメモリ構成概念図、第３図に本発明によるアドレ
ス重複構成可能時の概念図、第４図にアドレスデコード
部回路の詳細回路図、第５図にデータバッファチェック
回路の詳細図がそれぞれ示されている。

第１図において１００はＭＰＵよシのアドレス信号、１
０１はメモリチップセレクトデコード回路（この回路は
複数個のチップ（メモリパンク）を同時に選択する回路
性）、１０２はメモリチップ（メモリパンク）セレクト
信号、１０３〜１０４はメモリチップ（メモリバンク各
メモリ素子又は最少ワード（バイト）グループ、１０５
〜１０６はデータバッファ（データチェック）、データ
／くス切換回路、１０７はデータバスの複数個のメモリ
チップセレクト信号が出力されるような制御信号、１０
９はメモリセルを複数個接続した場合、複数個接続指定
のメモリセル間データ照合等を指定する制御信号である
。第２図は通常使用時のメモリ構成で、１１０はＭＰＵ
よりのアドレス、１１１はメモリチップデコーダ、１１
２はメモリチップセレクト信号、１１３〜１１４はメモ
リセル、１１５はデータバスである。通常のメモリ動作
はアドレスデコーダ１１１によりただ１つのチップのみ
選択されて動作する。第３図は、本実施例のメモリ構成
概念図を示す。図において１１０はＭＰＵよりのアドレ
ス、１１１はメモリチップデコーダ、１１２はメモリチ
ップセレクト信号、１１３〜１１４はメモリセル、１１
６は各メモリセルよりの入出力信号の照合をするチェッ
ク回路である。いまメモリチップデコーダ回路１１１、
入出力バツ７アチェック回路１１６よりメモリ動作確認
時、メモルセル１１３〜１１４（複数）を重複させて動
作させる。このためこの２つのメモリチップデコード回
路（１１１と１１６）にメモリセル複数動作指定回路を
追加する。その詳細が第４図に示されている。図におい
て、１１０は　　−ＭＰＵのＬドレス、１１１はただ１
つのみのアドレスを選択するデコーダ、１２０は複数個
のメモリを指定する２ツチ回路、１３０はデコーダより
信号と複数指定のためのオア回路、１４０はメモリを重
複させるため、重複メモリを指定するための制御信号で
ある。次に第５図によってメモリセルよりのバッファ回
路照合（チェック）回路１１６の詳細を説明する。図に
おいて、２００はメモリよりのデータバッファ照合回路
全体を示す。２１０〜２２０は各メモリセルよりのデー
タノくツファ＋パリテイチェイク等のチェック回路を含
む。１０３〜１０４はメモリセル（バンク）を示す。２
３０は信号２５０で指示された重複されたメモリセルの
データを照合する回路、２５０はデータ照合回路２３０
によシ重複して動作させるメモリを指示する信号、第５
図の指示信号２５０と第４図の制御信号１４０は同一内
容信号となる。

第４図の制御信号１４０によシ、同時に動作させるメモ
リセルを指定する。同時に第５図の指示信号２５０によ
シ出力データの照合すべきメモリセル信号数を指定する
。複数動作指定が完了すると、ＭＰＵは複数のメモリに
対して、同一のメモリごとくライト／リードコンベアの
メモリ動作試験を実施する。

ＭＰＵよりのメモリへのライト動作は、第５図パスライ
ン２４０を通り、データ照合回路２３０で指定された複
数のメモリセルに同一のデータがチェックピットを付加
されて書き込まれる。次にＭＰＵがメモリよシリードす
る場合は複数のメモリセルより同一データが読み出され
る。まず、第１にメモリセル毎にパリティ等のチェック
を実施され、メモリセルよシ読み出されたデータに異常
がないことを検証される。次に第５図データ照合回路２
３０を通過する。このブロックのは複数に動作するメモ
リセルが記憶されておシ、その動作指定メモリよりの各
同一データ間が同一であるがＥＯＲを実行し確認する。

又メモリよシ読み出されたデータはＭＰＵ内部で書き込
みデータとの照合が実行される。次に書き込むデータを
変化させて、リード・コンベアを実行しメモリの動作を
確認する。

このような方式を採れば、最短の時間、例えば１〜ｎま
でのメモリセルをすべて同時動作に指定し、各メモリセ
ルのアドレス回数のみメモリの動作試験を行なえばよい
。次にデータを変化させてメモリの動作試験を実行する
。このことによシ、システムの立上り時のメモリ試験や
メモリイニシャライズはメモリバンク分の１の時間で実
行することが可能となる。

又、全複数動作試験で照合異常が発生した場合、複数動
作指定を変化させて異常部位を判定することが可能であ
る。

このような方式の主記憶装置を採用すると、３Ｍ（３０
７２Ｋ）バイトの主記憶メモリを６４にビット素子使用
のバイト構成のメモリ装置を実現した場合、メモリイニ
シャル動作又はメモリチェックの動作時間は通常アドレ
ス構成時に比べて１／４８の時間で実行することが可能
となる。又この方式は第４図、第５図に示す程度のハー
ドウェア量の増加で可能であり大きな価格上昇とはなら
ない。

〔発明の効果〕

以上説明したように、本発明によれば、復電時短時間で
メモリをクリアすることができる。

【図面の簡単な説明】

第１図は本発明の実施例のメモリ装置構成図、第２図は
本発明のメモリ装置を通常動作設定時の構成概念図、第
３図は本発明のメモリ装置をアドレス重複設定構成時の
概念図、第４図は本発明のメモリ装置におけるアドレス
デコード回路の詳細図、第５図は本発明のメモリ装置に
おけるデコタパツファ・チェック回路の詳細図、第６図
は一般的な計算機システムの構成例を示す図、第７図は
一般的なメモリ装置の概念図、第８図は一般的な主記憶
装置の構成図である。 １１１・・・メモリチップデコーダ、１１３〜１１４・
・・メモリセル、１１６・・・チェック回路、１２ｏ・
・・ラッチ回路、１３０・・・オア回路。

Claims (1)

【特許請求の範囲】
1. １、主記憶装置を接続する計算機システムにおいて、メ
   モリチエツク時やメモリイニシヤル時等の動作時にメモ
   リ空間が重複可能となるように主記憶装置のアドレスチ
   ツプセレクト回路とデータチエツク回路を構成し、見か
   け上メモリ容量を減少させ、重複されたメモリのデータ
   を重複指定データのみチエツク可能としたことを特徴と
   する主記憶装置。