JPS6097459A - デ−タ処理システム同期方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメインフレームシステムをエミュレートするデ
ータ処理システムをマイクロプロセッサで実施する場合
の周辺装置の同期方法に関する。

［従来技術］ 今日ではマイクロプロセッサを用いた、メインフレーム
データ処理システムのエミュレーションが現実のものと
なってきている。ＩＢＭシステム／３７０モデルはいず
れも典型的なメインフレームデータ処理システムである
。ＩＢＭ　ＸＴ／３７０は、そうしたマイクロプロセッ
サで実施されたメインフレームの例である。こうした特
別のデスクトップシステムは１つのハードウェア／ソフ
トウェアパッケージである。このハードウェア／ソフト
ウェアパッケージによって、単一のユーザ環境でＩＢＭ
システム／３７０のアプリケーションプログラムを実行
したり、特別のアプリケーシヨンに必要なものとしてメ
インフレームホストに接続された端末として働いたりパ
ーソナルコンピュータとして独立型のモードで働いたり
することができる。もちろん他の製品によって画用にな
る同様なシステムもある。こうしたシステムはＸＴ／３
７０と同じ多くの機能を組込んでいる（程度の差はあれ
その実施方法及び実施手段はシステムにより異なる）。

大幅なコストダウンをしているにもかかわらずチップの
実装密度は格段の進歩をとげているので。

今日では、メインフレームの多くの特徴をデスクトップ
システムで直接に実施できる。しかしながら一方ではそ
うしたメインフレームの特徴を画用にするために何らか
のハードウェア及びソフトウェア（またはいずれか一方
）の支援が必要である。

例えはインテル社の８０８６及び８０８８、モトローラ
社の６８０００のようなより強力なマイクロプロセッサ
を導入することによって、デスクトップメインフレーム
で実施し得る機能のリストをさらに増やすことができる
。こうした新しいタイプのマイクロプロセッサはＩＢＭ
システム／３７０が持っているような豊富な命令セット
を十分に実行できる。しかしながら、付加的なハードウ
ェア及びソフトウェア支援と協働するマイクロプロセッ
サの成るものは、許容される時間内で命令を実行するこ
とが要求されるであろう。現在、画用となっているマイ
クロプロセッサは顕著な機能を提供してはいるが、その
ままの形ではメインフレームの全ての機能を提供するこ
とはできない。

こうしてデータ処理システムの全体を設計するに際し、
マイクロプロセッサで実施されるデスクトップメインフ
レームの価格と性能との最適化を図るために様々な折衷
案がある。マイクロプロセッサで実施されるデスクトッ
プに提供することが困難であるようなメインフレームの
機能及び特徴を使用する必要がある時は、こうした折衷
案は問題である。ユーザプログラムの実行に影響を与え
ないようにエミュレートすべきメインフレームのアーキ
テクチャ上の制約を厳守しなければならない時も、また
問題がある。部分的にせよこうした折衷案に起因する実
施上の関心のある問題は、制御用マイクロプロセッサ（
またはホストプロセッサ）のオペレーションと周辺装置
のオペレーションとの同期の最適化を図ることである。

通常、このタスクは、周辺装置のアクセス、状況ビット
のポーリング、及び生成されたあらゆる情報の読取りを
ホストプロセッサに行わせることによって処理される。

状況ビットは周辺装置のオペレーション完了を検知する
ためのものである。

ポーリング機能は一般にはマイクロコードループで実施
される。マイクロコードループは１周辺装置が使用され
ているということを示す状況ビットを読み取って、その
結果に応じて必要ならば分岐する。しかしながらこのポ
ーリング手法には、特にマイクロプロセッサで実施され
るシステムにとって、欠点が幾つかある。

ポーリングのためのマイクロコードは、新たに書かねぼ
らない、従って手直しを必要とする余分なコードである
。性能上の観点から、このポーリングのマイクロコード
は一般にホストプロセッサの制御記憶に常駐する。この
マイクロコードは実質的には変更またはパッチが不可能
であるのでエラーは生じない。マイクロプロセッサで実
施されるシステムにおいては、さらに、ポーリングのマ
イクロコードはマイクロプロセッサのチップ上の制御記
憶に永続的にロードされることになるであろう。ところ
がこのチップ上の制御記憶は他の機能に係るコードもこ
こに保存しなければならない非常に限定された高価なシ
ステム資源である。従って事実上、制御記憶におけるポ
ーリング用のマイクロコードの占める領域によって、シ
ステムの性能上さらに有益であるはずの他のコードが使
用できなくなってしまう。

ポーリング論理及びそのためのサポートを使用すること
でシステムの性能がさらに低下する場合もある。プロセ
ッサは、対象となる周辺装置の状況を常に監視するため
にループを実行しなければならない。このループは、周
辺装置の状況ビットを読取るための１回のバスサイクル
と１周辺装置のアクセスが完了したかどうかを検査する
ための多数の内部オペレーションを必要とする。ホスト
プロセッサがこのループにある間で、周辺装置の状況ビ
ット読取りの直後にその周辺装置のオペレーションが完
了した場合には、ループがもう一巡するまではこの事実
は検知されない。従って、周辺装置がアクセスされると
きに、１回のループの実行に必要な時間が、その周辺装
置のための合計のアクセスタイムにさらに加わる場合が
生じる。

マイクロプロセッサで実施されるメインフレームにおい
ては１周辺装置の使用頻度が高い場合、以上のことはシ
ステムの性能低下を招く。

［発明が解決しようとする問題点１ 以上説明したようにマイクロプロセッサで実施されたメ
インフレームデータ処理システムにおいて、そのホスト
プロセッサと周辺装置との同期をポーリングによって遂
行することは性能的及び価格的に見て問題がある。

従って本発明の目的は、ホストプロセッサと周辺装置と
の同期を最適に遂行できる機能をデータ処理システムに
提供することにある。

［問題点を解決するための手段］ マイクロプロセッサで実施されたメインフレームデータ
処理システムにおいて、本発明は、ホストプロセッサと
周辺装置との同期を以下のようにしてバスサイクルを変
更することによって遂行する。

周辺装置の各々が各自の動作状態を表わす状況信号を発
生し、 周辺装置の各々に一意的なメモリ写像アドレスを与え。

メモリ写像アドレスへのアクセスを検知し、各周辺装置
の発生する状況信号を監視し、周辺装置がアクセスを受
諾できないということをその状況信号が示すならば、そ
の周辺装置のメモリマツプアドレスのアクセスを検知し
たことに応答して、適切なバス制御信号（例えばデータ
転送肯定応答信号）を遮断することによって現バスサイ
クルを変更する。

［実施例］ 実施例では少なくとも２つのマイクロプロセッサで実施
されたメインフレームデスクトップシステムに関連して
説明する。さらに詳しく言えば。

このシステムはＩＢＭシステム／３７０をエミュレート
するように適合されている。ＩＢＭシステム／３７０の
命令セット及び機能の詳細に関してさらに情報が必要な
場合は、Ｉ　Ｂ　Ｍ　５ｙｓｔｅａ＋／　３７０　Ｐｒ
１ｎｃｉｐｌｅｓ　ｏｆ、０ｐｅｒａｔｉｏｎ　（Ｍａ
ｎｕａｌ　Ｎｏ、ＧＡ２２−７０００）を参照されたい
。また、メインフレームデスクトップシステムに関して
さらに情報が必要な場合は、Ｔｅｃｈｎｉｃａｌ　Ｒｅ
ｆｅｒｅｎｃｅ　ＭａｎｕａｌＦｏｒ　Ｔｈｅ　ＬＵＭ
　Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ　ＸＴ／３７０
（ＭａｎｕａｌＮｏ、６９３６７３２）を参照されたい
。

マイクロプロセッサを１つだけ使用してメインフレーム
デスクトップシステムを実施することもできる。あるい
は、メインフレームシステムをエミュレートするために
３以上のマイクロプロセッサを使用してもよい。また命
令セットの分割方式及び分割されたサブセットのエミュ
レート方式の違いによって、システム構成が変わること
もある。

多重マイクロプロセッサによる実施方法の例をさらに詳
しく記載して、いるものとして、１９８２年４月２６日
付の米国特許出願第３７１６３４号がある。当該特許出
願においては、ＩＢＭシステム／３７０の命令セットを
幾つかの規準に従って分割し、１以上のマイクロプロセ
ッサでそのサブセットを実施する（けれども複数のマイ
クロプロセッサが必ずしも同じ実施方法を用いる必要は
ない）。

第１図にデスクトップメインフレームデータ処理システ
ム（以下単にデータ処理システムという）１０を示す。

第１図で簡略的に示すように、主マイクロプロセッサ１
２及びこれに関連する副マイクロプロセッサ１４がプロ
セッサバス１８に接続される。例えばインテル８０２８
７のような周辺装置１６（浮動小数点用周辺チップ）も
またプロセッサバス１８に接続される。プロセッサバス
１８は次にバス間アダプタ２０によってシステムバス２
２に接続される。主記憶装置２４及び制御記憶２６はい
ずれもシステムバス２２に接続される。

主マイクロプロセッサ１２、副マイクロプロセッサ１４
、及び周辺装置１６はプロセッサ制御論理２８に応答す
るようにそこへ接続される。プロセッサ制御論理２８は
制御手段及びインターフェース手段ならびにそれらのた
めの専用の記憶手段を組込んでいる。プロセッサ制御論
理２８については後で説明する。

第１図の実施例では、主マイクロプロセッサ１２が、シ
ステムで使用される全てのマイクロプロセッサのための
命令取出し及びオペランドアドレス計算の全てを遂行す
ることを担当する。主マイクロプロセッサ１２は、さら
に、全ての固定小数点命令を実行し、汎用レジスタ、命
令長コード、状態コード及び命令アドレスを保持し、シ
ステム割込みを認識し、主記憶命令取出しまたはオペラ
ンドアクセスが要求されたことをシステムに示すための
標識を提供する。主マイクロプロセッサ１２はプロセッ
サ制御の変更が必要であるということをシステムに示す
ための標識を提供することもできる。

副マイクロプロセッサ１４は全てのシステム制御命令を
実行し全ての制御レジスタを保持する。

副マイクロプロセッサ１４は、必要ならば、サービスプ
ロセッサ機能を遂行し、主記憶オペランドアクセス及び
専用記憶マイクロコードアクセスをシステムへ示すため
の標識を提供する。副マイクロプロセッサ１４はプロセ
ッサ制御の変更が必要であるということをシステムに示
すための標識を提供することもできる。

周辺装置１６は全ての浮動小数点命令を実行し全ての浮
動小数点レジスタを保持する。周辺装置１６はプロセッ
サ制御の変更が必要であるということをシステムへ示す
ための標識を提供することもできる。こうした浮動小数
点機能は周辺装置でなくマイクロプロセッサで提供して
もよい。

メインフレームの命令セットは実行に備えて以上のよう
に複数のマイクロプロセッサ間に割り振られている。主
マイクロプロセッサ１２は限定されたオンチップ制御記
憶を具備する。この制御記憶には、メインフレーム命令
用のマイクロコードやマイクロプロセッサインターフェ
ース／制御用マイクロコードなどが記憶される。オンチ
ップ制御記憶の容量には制限があるので命令用マイクロ
コード及びインターフェース用マイクロコードは他を犠
牲にして制御記憶に常駐するということを理解されたい
。オンチップ制御記憶に成るタイプのマイクロコードが
大量に存在するということは他のタイプのマイクロコー
ドの格納可能量がそれだけ少なくなることを意味する。

マイクロプロセッサインターフェースの機能を増そうと
すれば、制御記憶内での命令用マイクロコードの余裕が
少なくなるであろう。性能上の観点がら言えば、インタ
ーフェースを簡単にし命令コードを可能な限り多く制御
記憶に格納しておくのが最上である。

実施例では、例えば、主マイクロプロセッサ１２に具備
した制御記憶に最も使用頻度の高いメインフレーム命令
用のマイクロコードを格納し、最小限のマイクロコード
しか必要としない比較的簡単なマイクロプロセッサ、イ
ンターフェースを使用するようにしである。− 主記憶装置２４はシステムバス２２に接続され主マイク
ロプロセッサ１２及び°副マイクロプロセッサ１４に必
要なものとして使用される６実施すべきメインフレーム
のアドレス指定構造に適応するようにプロセッサバス１
８、主マイクロプロセッサ１２、及び副マイクロプロセ
ッサ１４は２４個のアドレスビットを含む。このアドレ
ス指定機能を達成するために現用のマイクロプロセッサ
に若干の変更を要する場合もある６副マイクロプロセツ
サ１４は自身のマイクロコード及びスクラッチパッド機
能のためにオフチップ制御記憶２６を使用する。主マイ
クロプロセッサ１２、副マイクロプロセッサ１４、周辺
装置１６、及びプロセッサ制御論理２８はプロセッサバ
ス１８によって共に相互接続され互いに情報を受け渡し
する。

メインフレームの仮想記憶装置を定義しエミュレートす
るためには、マイクロプロセッサで使用可能な全てのア
ドレスビット、従って全てのアドレスラインが必要なの
で、使用可能なアドレスビットによって定義される記憶
空間を仮想主記憶及び制御記憶に分割するのは効果的で
はないであろう、仮想記憶装置を定義するために、全て
の使用可能なアドレスラインを必要とするので、実アド
レスが計算されるまでは、直接この同じアドレスライン
を用いて一意的な制御記憶アドレスも識別するというこ
とはできない。主記憶アクセスと制御記憶アクセスとを
区別するために、付加的なアドレスラインが必要である
のでこれを具備させる。

論理的には第１図に示すように主記憶装置２４と制御記
憶２６とは分離しているが、物理的にはこれらはＲＡＭ
の連続的なブロックである（ただし以下に示す例外を除
く）。これらの記憶領域の分離ラインが、主記憶装置２
４と制御記憶２６との分離ラインである。第１図の実施
例では、主記憶装置２４はアドレス０００００　（ただ
し１６進；以下同様）からアドレス７７ＦＦＦまでの範
囲である。制御記憶２６はアドレス７８０００がらアド
レス７　ＦＦ　Ｆ　Ｆまでの範囲である。これらのアド
レスは説明が簡単になるように選択した。各記憶領域の
アドレス範囲は設計事項である。主記憶装置２４と制御
記憶２６とを切替えるために２以上のアドレスビットの
操作が必要な場合もある。

専用記憶部３０は論理的には制御記憶２６の一部分であ
るが、物理的にはプロセッサ制御論理２８の中に所在し
、制御記憶２６の特定のセグメントに写像されている。

制御記憶２６の特定のセグメントは代表的にはおよそ２
５６バイトの長さを有する（これより大きくてもよい）
。専用記憶部３０はシステムバス２２に接続された周辺
装置の各々に対して１つの一意的なメモリ写像アドレス
を含む。周辺装置に対して用意されたメモリ写像アドレ
スのうちの１つをアクセスすると１本発明に従ったバス
サイクル変更が呼び出される。これは後で説明する。

プロセッサ制御論理２８はバスフィーダ１８ａを介して
バス間アダプタ２０に接続される。プロセッサ制御論理
２８には１対の指定変更ラッチが物理的に組込まれてい
る。この一対の指定変更ラッチは、主マイクロブセッサ
１２及び副マイクロプロセッサ１４からのメモリアクセ
スを主記憶装置２４または制御記憶２６へ向けるのに有
用なものである。これは１９８３年８月２９日付の米国
特許出願第５２７０５３号に詳しく説明されている。

システム制御用のマイクロプロセッサのオペレーション
と周辺装置との同期は第２図に示す同期装置に基づいて
取り扱われる。この同期装置は周辺オペレーションの終
了に合わせてバスサイクルの開始または完了を変更する
ことを意図している。

従来のポーリング手法に比べて、本発明の手法は最小限
のマイクロコード（通常は１個のマイクロワード）でし
かもわずか１バスサイクルで同期を行うという利点があ
る。周辺装置の準備完了を認識するためにポーリングル
ープを待つ必要がないので、性能はさらに増す。

第２図に本発明に基いて周辺装置の同期を行う同期装置
を示す。周辺装置１６は″使用中″信号（線４０）と″
準備完了″信号（線４２）を供給する０周辺装置１６が
オペレーションを実行している間は使用中信号は通常、
論理的に低レベルである１周辺装置１６が別のオペラン
ド受取りの準備完了状態にある場合は準備完了信号は１
通常、論理的に高レベルである。第２図において、これ
らの信号を含めた論理信号の通常の状態をそれぞれ括弧
内、に示した［論理的に高レベルなら（Ｈ）低レベルな
ら（Ｌ）］。

線４０及び線４２は同期手段４４及び同期手段４６にそ
れぞれ接続される。同期手段４４．４６はシステムクロ
ック信号を受け取って使用中信号及び準備完了信号を次
のゲートへ送出する。これを確実に行うために、実施例
では使用中信号及び準備完了信号の次段のゲートへの送
出をクロックパルスの立上りで同時に付勢する。

同期手段４４の使用中信号出力は線５２を介してＡＮＤ
ゲート４８の反転入力５０に接続される。

周辺装置１６がオペレーションを実行している間は線５
２には論理的な低レベルが出力されるが、ＡＮＤゲート
４８には反転入力５０によって論理的な高レベルが入力
される。逆に周辺装置ｉ！１６がオペレーションを実行
していないなら、線４０及び線５２には論理的な高レベ
ルが出力されるが、ＡＮＤゲート４８には反転入力５０
によって論理的な低レベルが入力される。こうして周辺
装置１６がオペレーションを実行していない場合は常に
、ＡＮＤゲート４８の出力は論理的な低レベルにセット
される。

ＡＮＤゲート４８の反転入力５４は線５６を介してアド
レスデコーダ５８の出力に接続される。

アドレスデコーダ５８はプロセッサバス１８のアドレス
を監視し、周辺装置１６のメモリ写像アドレスがアクセ
スされていることを検知した時は常に線５６に論理的な
低レベルを出力する。線５６が論理的に低レベルにセッ
トされれば、ＡＮＤゲート４８には反転入力５４によっ
て論理的な高レベルが入力される。逆に、周辺装置１６
がアドレス指定されないなら、ＡＮＤゲート４８には反
転入力ｔ５４によって論理的な低レベルが入力される。

従って周辺装置１６がオペレーション実行中にアドレス
指定されたとすると、ＡＮＤゲート４８には反転入力５
０及び反転入力５４によっていずれも論理的な高レベル
が入力されＡＮＤゲート４８は論理的な高レベルを出力
する。ＡＮＤゲート４８はこの入力条件の場合にのみ論
理的な高レベルを出力し、他の入力条件の場合は、論理
的な低レベルを出力する。

ＡＮＤゲート６２の反転入力６６は線６８を介して機能
コードデコーダ７０の出力に接続される。

機能コードデコーダ７０はその入力で機能コードを監視
し、当該周辺装置によって実行すべきオペランド転送の
ための機能コードを検知した場合は常に線６８に論理的
な低レベルを出力する。線６８に論理的な低レベルが出
力されれば、ＡＮＤゲート６２には反転入力６６によっ
て論理的な高レベルが入力される。逆に、周辺装置１６
の供給する機能が呼び出されないならば（即ち線６８に
論理的な高レベルが出力されているならば）、ＡＮＤゲ
ート６２には反転入力６６によって、常に、論理的な低
レベルが入力される。従って、周辺装置１６の準備が完
了していない間に機能的な呼び出しがあった場合は、Ａ
ＮＤゲート６２には反転入力６０及び反転入力６６によ
っていずれも論理的な高レベルが入力されＡＮＤゲート
６２は論理的な高レベルを出力する。

ＡＮＤゲート７２は反転入カフ４．７６及び７８を備え
ている。線８０が論理的な低レベルにあれば、それは゛
′データ転転送肯定応答倍信号以下ＤＴＡＣＫ信号とい
う）を伝達する。ＤＴＡＣＫ信号は、それが主マイクロ
プロセッサ１２によって受け取られたときに現バスサイ
クルが完了可能であることを標示する。ＤＴＡＣＫ信号
が論理的な低レベルにある場合は常に、ＡＮＤゲート７
２には反転入カフ４によって論理的な高レベルが入力さ
れる。Ｄ　ＴＡ　ＣＫ信号が遅延するがまたは遮断すれ
ば現バスサイクルの完了は禁止あるいは阻止される。

ＡＮＤゲート６２の出力は線８２を介してＡＮＤゲート
７２の反転入カフ６に接続される。前述のように、関連
する周辺装置のオペレーションの準備が完了していない
時にその周辺装置が機能的に呼び出されると、ＡＮＤゲ
ート６２は論理的な高レベルを出力する。従ってＡＮＤ
ゲート７２には反（入カフ６によって論理的な低レベル
が入力されるのでＡＮＤゲート７２は論理的な高レベル
を出力することはない。こうして関連する周辺装置の準
備が完了していなければ、ＡＮＤゲート７２は付勢され
ず、少なくともＡＮＤゲート６２が論理的な低レベルを
出力するまで（即ちその周辺装置がタスク受諾の準備を
完了するまで）次のバスサイクルは遅延される。

ＡＮＤゲート４８の出力は線８４を介してＡＮＤゲート
７２の反転入カフ８に接続される。前述のように、関連
する周辺装置が使用中で新しいタスクを受諾できない時
にその周辺装置がアドレス指定されると、ＡＮＤゲート
４８は論理的な高レベルを出力する。従ってＡＮＤゲー
ト７２には反転入カフ８によって論理的な低レベルが入
力されるのでＡＮＤゲート７２は論理的な高レベルを出
力することはない。こうして関連する周辺装置が使用中
ならば、ＡＮＤゲート７２は付勢されず、少なくともＡ
ＮＤゲート４８が論理的な低レベルを出力するまで（即
ちその周辺装置が使用中でなくタスクが受諾できるよう
になるまで）次のバスサイクルは遅延される。

以上説明したようにこの同期装置においては、ｑバスサ
イクルの完了を阻止するために、ポーリングに代って、
対象となる周辺装置が使用中なのかそれとも準備未完了
なのかを単に検査するだけである。これら２つの条件の
いずれが一方でも存在すればｌ）　’ｒ　Ａ　ＣＫ信号
（現バスサイクルの完了を示唆する）は主マイクロプロ
セッサ１２に到達しない。周辺装置が使用中でなく新し
いタスクの受諾の準備を完了していれば、そのことを確
認した上でＤ　Ｔ　Ａ　ＣＫ信号を主マイクロプロセッ
サ１２へ送ることを許可する。ＤＴＡＣＫ信号または対
象となる他のシステム信号の遮断は、関連する周辺装置
の準備未完了状況と使用中状況のＯＲ機能であることは
、当業者には容易に理解されるであろう。この条件は、
それ以上の遅延なしにＤＴＡＣＫ信号を通過させるため
に必要な論理条件（関連する周辺装置の非使用中状況と
準備完了状況のＡＮＤ機能）の反対である。

あらゆるデータ処理システムにおいては、バスサイクル
はアドレスストローブ信号（またはこれと同様な信号）
を発生することによって開始される。周辺装置の同期化
に必要なのは、その周辺装置の使用中状況のみであって
準備未完了状況はバスサイクル完了を阻止するために補
助的に使用するだけであるということを理解されたい。

実施例では、関連する周辺装置の使用中または準備未完
了が検知されたことに応答して現バスサイクルの完了を
遅延する。以上説明したように全く簡単に、周辺装置が
使用中でなくなるかまたは割り振られているタスクを終
えるまでは現バスサイクルの完了は阻止されるかまたは
遅延される。

周辺装置が論理的に別のタスクを受諾できるようになる
（即ち現タスクを終える）までは、バスサイクルの開始
を遅延させておくように論理を適応させてもよい。これ
は、ＤＴＡＣＫ信号を遮断してバスサイクルの完了を阻
止または遅延させるのではなく、アドレスストローブ信
号を遅延して現バスサイクルの開始を遅延させることに
よってなされる。この手法を実施するのに必要なことは
。

ＡＮＤゲート７２の反転入力１４に印加されるＤＴ　Ａ
　ＣＫ信号の代わりにアドレスストローブ信号を印加す
ることだけである。こうして現バスサイクルの変更は、
任意の適切なバス制御信号を遮断または遅延することに
よって達成される。実施例ではこの目的のためにＤＴＡ
ＣＫ信号またはアドレスストローブ信号を用いたのであ
る。

［発明の効果］ 以」二説明したように、本発明によれば、マイクロプロ
セッサで実施されたメインフレームデータ処理システム
においてホストプロセッサと周辺装置との同期を最適に
遂行することができる。

【図面の簡単な説明】

第１図は５本発明を利用する、マイクロプロセッサで実
施されたデータ処理システムの概略を表わすブロック図
、第２図は本発明に従って主マイクロプロセッサと周辺
装置との同期を行う同期装置を表わすブロック図である
。

Claims (1)

1. 【特許請求の範囲】 バスを介して接続されたホストプロセッサ及び周辺装置
   、並びに前記ホストプロセッサで使用されるバス制御信
   号を発生する手段を含むデータ処理システムにおいて前
   記周辺装置と前記ホストプロセッサとを同期させるため
   に下記の（イ）乃至（ホ）のステップを実行することを
   特徴とするデータ処理システム同期方法。 （イ）　前記周辺装置が自身の動作状態を表わす少なく
   とも１つの状況信号を発生し、 （ロ）　前記周辺装置に一意的なメモリ写像アドレスを
   与え、 （ハ）　前記メモリ写像アドレスへのアクセスを検知し
   、 （ニ）　前記状況信号を監視し、 （ホ）　前記メモリ写像アドレスへのアクセスが検知さ
   れたときに前記状況信号がアクセス不可を示していると
   、前記バス制御信号を遮断することにより現バスサイク
   ルを変更する。