JPS6055467A - マルチ・マイクロプロセツサによつて実現されたメインフレ−ム・エミユレ−シヨン用デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メイン・フレーム（汎用計算機）をエミュレ
ートするマルチ・マイクロプロセッサ式データ処理シス
テムの、記憶装置選択機構に係り、更に詳細に説明すれ
ば、このようなシステムにおける制御記憶と主記憶の間
の選択方式を改善することに係る。

［従来技術〕 マイクロプロセッサを使用してメインフレームのエミュ
レーションを行うことは現実のものとなッテいる。代表
的なメインフレームとして、ＩＢＭシステム／３７０　
（Ｓ／、３７０）のいずれがのモデルを使用することが
できる。ＩＢＭ社のＰＣ／ＸＴ３７０　（デスクトップ
・システム／３７０）も、このような、マイクロプロセ
ッサで実現したメインフレームの一例である。この特定
のデスクトップ・システムはハードウェア及びソフトウ
ェアのパッケージであって、単一ユーザ環境でシステム
／３７０アプリケーシヨン・プログラムを実行したり、
このシステムをメインフレームのホストに接続されたタ
ーミナルとして動作させたり、または特定のアプリケー
ションによる要請に応じて独立モードで動作させること
ができる。もちろん、他の製造業者の類似のシステムも
あるが、それらのシステムの全てには程度の差はあれＰ
Ｃ／ＸＴ　３７０と同じ多くの機能が含まれている。

チップ密度及び実装技術の革命的な進歩、及びそれに伴
なう価格の大幅な低減により、現在では多くのメインフ
レームの機能をデスクトップ・システムで直接実現でき
るが、他の機能を利用するためには、ハードウェア及び
／またはソフトウェアの何らかの支援が必要である。例
えば、Ｉｎｔｅ１社の８０８６及び８０８８やＭｏｔｏ
ｒｏｌａ社の６８０００のような、より強力なマイクロ
プロセッサを使用すればデスクトップ・メインフレーム
で実現可能な機能のリストを更に拡張することができる
。

この新しい系統のマイクロプロセッサは、システム／３
７０の命令セットのような、豊富な命令セットを完全に
実行することができるが、それらのマイクロプロセッサ
の幾つかは、許容しうる期間内に、命令を実行するため
に追加されたハードウェア及び／またはソフトウェアの
支援を必要とする。これらのマイクロプロセッサが提供
する機能は著しいものがあるが、これらは何らかの妥協
なしにはメインフレームの全ての能力を提供することは
できない。

従って、全てのデータ処理システムの設計がそうである
ように、これらのマイクロプロセッサによって実現され
るデスクトップ・メインフレームの価格とパフォーマン
スを最適化するための種々のトレード・オフが行なわれ
る。トレード・オフ上の１つの問題は、この種のデスク
トップ・メインフレームで提供するのが特に困難な、メ
インフレームの成る機能を利用する要請が強い、という
ことである。トレード・オフ上のもう１つの問題は、ユ
ーザ・プログラムをそのまま実行しうるように、エミュ
レートされるメインフレームの全てのアーキテクチャ上
の制約を固守しなければならない、ということである。

前記のようなトレード・オフに起因する実現上の１つの
問題は、マイクロプロセッシング・ユニット（ＭＰＵ）
の相対的に小さい制御記憶の中に、メインフレーム中央
処理ユニット（ＣＰＵ）の相対的に大きい制御記憶の能
力及び融通性を収容しなければならない、ということで
ある。、システム／３７０の世界では１例えば、モデル
１３８の制御記憶は、代表的なＭＰＵチップの使用可能
な制御記憶よりも約５０倍大きい。このように制御記憶
容量の不均衡がある場合、ＭＰＵの制御記憶に書込まれ
るマイクロコードの量及びタイプが重要となる。

このメインフレームとＭＰＵの制御記憶容量の差異は、
ＭＰＵによって実現されたメインフレームのパフォーマ
ンスに悪影響を与えることを意味する。というのは、（
１）命令を処理するためにＭＰＵのオンチップ制御記憶
の外部を参照することが応々にして必要になるからであ
り、また（２）マルチＭＰＵによって実現されたシステ
ムでは。

命令を実行するため、または制御記憶や命令取出用ＭＰ
Ｕのレジスタに存在するアーキテクチャ情報を得るため
命令取出用ＭＰＵから他のＭＰＵに制御を渡すことが必
要となる場合があるからである。

システム／３７０や他の多くのメインフレームでは、主
記憶は、アーキテクチャ上ユーザに専属するものと定義
されている。このことは、システム制御プログラム自体
またはプロセッサ間のイン・　タフエースにより変更さ
れることはなく、従って主記憶を制御またはスクラッチ
パッド機能のために使用することはできない。更に、現
在のＭＰＵではアドレス・バスが制限されているために
、メインフレームの仮想及び制御記憶モジュールに等価
な独立実体を定義するに十分なビットがない。

従って、主記憶と制御記憶の間のアクセスを指向（ｓｔ
ｅｅｒｉｎｇ）する目的にだけ、１つまたはそれ以上の
アドレス線を割当てるのは実際的ではない。

もちろん、メインフレームは、十分なアドレツシンク能
力を有し、かつそのマイクロコードの全てを収容すると
ともに必要とするスクラッチパッド領域を設けるのに十
分な大きさの制御記憶モジュールを持っているので、こ
れらの問題には対処しなくてもよい。

マルチＭＰＵによって実現されたメインフレーム・シス
テムでは、大きな制御記憶空間の不足を解決するために
、ハードウェアの支援またはその幾つかの組合せにより
、マイクロプロセッサ間のインターフェースを取扱うよ
うに特別に作成されたマイクロコードを用いることがで
きる。更に、オフチップ制御記憶を設けることも容易で
ある。

この解決方法は、増強されたプロセッサ間インタフェー
スまたはハードウェア支援をサポートするための特別の
追加マイクロコードを必要とする。

しかしながら、この追加マイクロコードはオンチップ制
御記憶に常駐することが必要であり、このため命令取出
用マイクロプロセッサの制御記憶に置かれる命令応答マ
イクロコードの数が減少し。

その結果、システム・パフォーマンス全体に悪影響を及
ぼす、従って、ＭＰＵにより小さい制御記憶を搭載し、
それに関連する問題を補償することは可能であるが、そ
の問題に対する直裁的な解決方法に関連する性能及び／
又は費用の犠牲は余りに大きく、受入れ難いものである
。

［発明が解決しようとする問題点］ 従って１本発明の目的は、限られた制御記憶を有するマ
ルチ・マイクロプロセッサによって実現されたメインフ
レーム・データ処理システムにおいて、相対的に大きい
制御記憶を有するメインフレーム・システムを最適にエ
ミュレートすることである。

本発明の他の目的は、前記のようなシステムにおいて、
プロセッサ・インターフェース・マイクロコードを最小
限にし且つシステム・パフォーマンスを高めるため、主
記憶または制御記憶に対するマイクロプロセッサのアク
セスをオーバライド（指定変更）ラッチにより、他の記
憶タイプへ経路変更することである。

本発明の他の目的は、前記記憶アクセスを要求している
マイクロプロセッサに対して透明な様式でシステム・パ
フォーマンスを最適化するように、記憶アクセスを制御
し且つ切替えることである。

本発明の他の目的は、マルチ・マイクロプロセッサによ
って実現されたメインフレーム・データ処理システムに
おいて、メインフレームの記憶アクセスに関するアーキ
テクチャ保護規則を侵害しない方法で、記憶アクセスを
制御し且つ指向することである。

［問題点を解決するための手段］ 本発明の前記目的を達成するため、マルチ・マイクロプ
ロセッサで実現されたメインフレーム・データ処理シス
テムに命令及びオペランド・オーバライド・ラッチを設
け、該ラッチを一次マイクロプロセッサ、２次マイクロ
ブセロセッサ、該２次マイクロプロセッサに属するオフ
チップ制御記憶及び主記憶の間に接続する。これらのオ
ーバライド・ラッチは、プロセッサ・インタフェース・
マイクロコード及びプロセッサ制御論理手段を介して、
各メモリ・アクセスのタイプ及び原因に応答するように
される。これらのオーバライド・ラッチは、２次制御記
憶中の予定アドレスに対する記憶写像書込み（ｍｅｍｏ
ｒｙ　ｌ１ａｐｐｅｄ　ｗｒｉｔｅ）によって、セット
及びリセットされる。命令オーバライド・ラッチがセッ
トさ４しると、これは１次マイクロプロセッサによる全
ての予想される主記憶命令取出を、２次マイクロプロセ
ッサの制御記憶中にある予定領域へ指向させる。オペラ
ンド・オーバライド・ラッチがセットされると、これは
予想される全ての主記憶オペランド・アクセスを、２次
マイクロプロセッサの制御記憶中にある予定領域へ指向
させる。こうすることにより、１次マイクロプロセッサ
及び２次マイクロプロセッサの一方または両方が、主記
憶または制御記憶をアクセスするように透明な様式でラ
ッチすることができるので。

実行パフォーマンスを最適化することかできる。

［実施例］ 以下では、少なくとも２つのマイクロプロセッサによっ
て実現されたメインフレーム・デスクトップ・システム
に関連して、本発明の説明を行なう。このシステムはシ
ステム／３７０メインフレームをエミュレートするよう
に適応されているものとする。このメインフレームの命
令セットならびにシステム／３７０の記憶の詳細につい
ては、刊行物であるＩ　Ｂ　Ｍ　Ｓｙｓｔｅｍ／３７０
　Ｐｒ１ｎｃｉｐｌｅｓｏｆ　Ｏｐｅｒａｔｉｏｎ（Ｆ
ｏｒｍ　Ｎ（ＬＧＡ　２２−７０００）　を参照された
い。また本明細書に引用されたデスクトップ・メインフ
レームの詳細については、Ｔｅｃｈｎｉｃａｌ　Ｒｅｆ
ｅｒｅｎｃｅ　Ｍａｎｕａｌ　Ｆｏｒ　Ｔｈｅ　ＩＢＭ
　ＰＣＸＴ／３７０を参照されたい。

当業者によれば、単一のマイクロプロセッサを使用する
だけでメインフレームを実現しうろことが理解されるで
あろう。その代りに、複数のマイクロプロセッサを用い
てメインフレーム・システムをエミュレートすることも
できる。この数は本明細書の実施例で用いた数に等しく
ても、異な・つていでもよい。更に、命令セットの区分
構成ならびにそのサブセットをエミュレートする方法の
相違によって、システム構成が異なることもある。

この複数のマイクロプロセッサによる実現方法の例は、
米国特許出願第３７１６３４号（１９８２年４月２６日
）において、より完全に説明されている。この出願では
、システム／３７０の命令セットは幾つかの基準に従っ
て区分され、そのサブセッサの各々は１つまたは複数の
マイクロプロセッサでそれぞれ実現されているが、必ず
しも全部が同じ方法で実現されている訳ではない。

デスクトップ・メインフレー、ム・データ処理システム
１０は第２図に示されている。図示の如く、１次マイク
ロプロセッサ１２．ならびに関連する２次マイクロプロ
セッサ１４及び１６は、プロセッサ・ローカル・バス１
８に接続されている。プロセッサ・ローカル・バス１８
はバス間アダプタ２０によってシステム・バス２２に接
続されている。主記憶モジュール２４及び２次制御記憶
モジュール２６はどちらもシステム・バス２２に接続さ
れている。また、１次マイクロプロセッサ１２ならびに
２次マイクロプロセッサ１４及び１６はプロセッサ制御
ロジック装置２８にそれぞれ接続されており、該装置に
はプロセッサ・インタフェース、制御ロジック及びその
ための専用記憶３０が組込まれている。プロセッサ制御
ロジック装置２８に関しては、後に詳細に説明する。

本明細書において説明する特定の実施例では、１次マイ
クロプロセッサ１２は、システム中の全てのマイクロプ
ロセッサの、全ての命令取出及びオペランド・アドレス
計算を実行する役割を割当てられる。また、１次マイク
ロプロセッサ１２は、全ての固定小数点命令の実行を行
ない、汎用レジスタ、命令長コード、条件コード及び命
令アドレスを保有・維持し、システム割込を識別すると
ともに、主記憶命令取出または主記憶オペランド・アク
セスが要求されているという指示をシステムに与える。

更に、１次マイクロプロセッサ１２は、プロセッサ制御
の変更が必要であるという指示をシステムに与えること
ができる。

２次マイクロプロセッサ１４は、全てのシステム制御命
令の実行を行ない、全ての制御レジスタを保有・維持し
、必要に応じてサービス・プロセッサ機能を実行すると
ともに、主記憶オペランド・アクセス及び専用記憶マイ
クロコード・アクセスの指示をシステムに与える。更に
、２次マイクロプロセッサ１４は、プロセッサ制御の変
更が必要であるという指示をシステムに与えることもで
きる。

２次マイクロプロセッサ１６は、全ての浮動小数点命令
の実行を行ない、浮動小数点レジスタの全てを保有・維
持する。また、２次マイクロプロセッサ１６は、主記憶
オペランド・アクセスの指示ならびにマイクロプロセッ
サ制御を変更する必要があるという指示をシステムに与
える。こうする代りに、これらの浮動小数点機能を、マ
イクロプロセッサではなく、周辺装置によって与えるこ
ともできる。

このように、メインフレームの命令セットは複数のマイ
クロプロセッサで実行を分担するように割当てられる。

１次マイクロプロセッサ１２には限られたオンチップ制
御記憶が設けられ、この制御記憶はメインフレームの命
令に応答するマイクロコード及び／またはマイクロプロ
セッサ・インタフェース及び制御マイクロコードを記憶
するのに利用することができる。一定量のオンチップ制
御記憶が使用可能であると仮定すると、命令応答マイク
ロコード及びインタフェース・マイクロコードは、ほか
のものを犠牲にして制御記憶に駐在することがわかる。

これは、オンチップ制御記憶に駐在する成るタイプのマ
イクロコードの量が多ければ多いほど、それに収容しう
る他のタイプのマイクロコードの量は少なくなることを
意味する。

もし一層強力な機能を有するマイクロプロセッサ・イン
タフェースが要請され、そしてこれに伴ないマイクロコ
ードを支持するのに追加の空間を要するとすれば、命令
に応答するマイクロコードのための制御記憶空間は一層
小さくなる。パフォーマンスの観点からは、インタフェ
ースを簡単なものにしておき、制御記憶をできるだけ命
令コード用として残しておくことが最良である。本発明
はこれを可能にするものである。本実施例では、例えば
、１次マイクロプロセッサ１２の制御記憶に、最も頻繁
に使用されるメインフレーム命令のマイクロコードを書
込み、そして最小限のマイクロコードを必要とする比較
的簡単なマイクロプロセッサ間インタフェースを使用す
るようにしている。

主記憶モジュール２４はシステム・バス２２に接続され
、マイクロプロセッサ１２．１４及び１６により、必要
に応じて使用される。システム・バス２２及びマイクロ
プロセッサ１２．１４．１６は２４アドレス・ビットを
含み、実現されるメインフレームのアドレッシング構造
に適応されるものとする。このアドレッシング能力を得
るには、現在使用可能なマイクロプロセッサを若干変更
する必要があるかもしれない。２次マイクロプロセッサ
１４は、それ自身のマイクロコード及びスクラッチパッ
ド機能のためにオフチップ制御記憶モジュール２６を使
用する。本実施例では、２次マイクロプロセッサ１６は
オフチップ制御記憶モ、ジュール２６を使用する必要は
ないが、該マイクロプロセッサはそのマイクロコード及
びスクラッチパッドの必要性を満たすものとして、該モ
ジュールをアクセスすることができる。マイクロプロセ
ッサ１２．１４．１６及びプロセッサ制御ロジック装置
２８は、プロセッサ・ローカル・バス１８により相互接
続され、互いに情報を交換する。２次マイクロプロセッ
サ１４が必要とするマイクロコードには、後述するよう
な複数のマイクロプロセッサをインタフェースするため
のコードが含まれている。

マイクロプロセッサによって実現されたメインフレーム
で使用可能なアドレス・ビットまたはラインの全ては、
メインフレームの仮想記憶を定義し且つエミュレートす
るのに必要であるから、使用可能なアドレス・ビットに
よって定義された全ての可能な記憶を、仮想主記憶と制
御記憶に分割するのは有効ではないであろう。関連する
実アドレスを計算する前に、使用可能なアドレス線の全
てが、仮想記憶を定義するのに必要であるから、これら
の同じアドレス線を、特定の制御記憶アドレスを識別す
るのにも直接使用することはできない。

主記憶モジュール２４と制御記憶モジュール２６は、論
理的な観点から、２つの別個のモジュールとして示され
ているが、以下で説明する点を除いて、これらはランダ
ム・アクセス・メモリ（ＲＡＭ）の物理的に連続するブ
ロックである６本明細書で説明するような、記憶モジュ
ール間の区分線は実主記憶と制御記憶の間の区分線であ
る。本実施例では、主記憶モジュール２４は、アドレス
ｏｏｏｏｏ〜７ＦＦＦＦ　（１６進数）の範囲にわたる
。制御記憶モジュール２６は、アドレス８００００〜９
ＦＦＦＦ　（１６進数）の範囲にわたる。

システム・バス２２に乗せられたメモリ・アドレス（ビ
ット２３が最上位ビット）のビット１９は、どの記憶モ
ジュールがアクセスされるかを決定する。もしあるアド
レスのビット１９がセットされていれば、当該アドレス
は８００００　（１６進数）またはそれよりも高く、従
って制御記憶モジュール２６で見つけられる。もしビッ
ト１９がオフであれば、当該アドレスは７ＦＦＦＦ　（
１６進数）またはそれよりも低く、従って主記憶モジュ
ール２４で見つけられる。本明細書で用いられたアドレ
スは説明を簡略にし、容易にするように選択されている
。当業者には、各記憶モジュールのアドレス範囲は設計
上の選択であり、主記憶と制御記憶のどちらかを指向す
るのに、１アドレス・ビット以上の操作を必要とするこ
とが理解されよう。

前述の専用記憶３０は、論理的には、制御記憶モジュー
ル２６の一部分であるが、物理的には、プロセッサ制御
ロジック装置２８の中に位置し、制御記憶モジュール２
６の予約セグメント３０に写像される。代表的な予約セ
グメント３０は約２５６バイト長であるが、もつと長い
こともある。

後に第１図に関連して説明するように、プロセッサ制御
ロジック装置２８は、出力線１８ａを介してバス間アダ
プタ２０に接続される。また、プロセッサ制御ロジック
装置２８には、一対のオーバライド・ラッチ３２及び３
４が設けられており、これらのラッチは後に詳細に説明
するように、マイクロプロセッサ１２及び１４からのメ
モリ・アクセスを、主記憶モジュール２４または制御記
憶モジュール２６のどちらかに指向するように作用する
。

オーバライド・ラッチ３２及び３４の機能は、第１図に
一層明瞭に示されている。但し、第１図には、説明を簡
潔にするため本発明の要旨に関係ないシステム素子は示
されていない。これらのラッチは、幾つかの販売業者か
ら直ぐに入手できるようなものである。例えば、モトロ
ーラ社で製造されたタイプＭＣ７４Ｌ８１７５Ｎのラッ
チは、ＴＩ社のタイプ５Ｎ７４ＬＳ１７５Ｊのラッチと
同様に、ラッチ３２及び３４として使用するのに適して
いる。各チップには４個のラッチがあるが、その中の２
つだけがオーバライド用に用いられる。

命令オーバライド・ラッチ３２は、専用記憶３゜に対す
る記憶写像書込によってセット及びリセットされる。命
令オーバライド・ラッチ３２がセットされると、１次マ
イクロプロセッサ１２による全ての主記憶命令取出しは
主記憶モジュール２４の代りに制御記憶モジュール２６
の指定された領域に指向される。オペランド・オーバラ
イド・ラッチ３４は、専用記憶３ｏに対する記憶写像書
込によってセット及びリセットされる。オペランド・オ
ーバライド・ラッチ３４がセットされると、１次マイク
ロプロセッサ１２または２次マイクロプロセッサ１４に
よる全ての主記憶オペランド・アクセスは、主記憶モジ
ュール２４または制御記憶モジュール２６の指定された
領域にそれぞれ指向される。オーバライド・ラッチすな
わち記憶選択ラッチを設けることにより、システムの他
の部分（特に１次マイクロプロセッサ１２のオンチップ
・マイクロコード）を変更せずに、多くの有用な機能を
実現することが可能になる。また、オーバライド・ラッ
チを使用すれば、システムのマイクロプロセッサによる
全てのメモリ・アクセスを必要に応じて変更することも
できるようになる。

次に第１図を参照して、オーバライド・ラッチの役割及
び有用性を説明する。１次マイクロプロセッサ１２と２
次マイクロプロセッサ１４の間のインタフェースは、制
御記憶モジュール２６に記憶された適切なマイクロコー
ドによって定義される。電源投入時、このマイクロコー
ドは特有の方法でアクセスされ、それによって２次マイ
クロプロセッサ１４が制御を与えられる。この初期化プ
ロセスの一部分として、２次マイクロプロセッサ１４は
、１次マイクロプロセッサ１２の起動情報を、制御記憶
モジュール２６の予定アドレスに入れ、オーバライド・
ラッチ３２及び３４をリセットする。この場合、これら
のラッチは論理Ｏに強制される。段取りの仕事が完了し
た後、プロセッサ・インタフェース・コードにより、１
次マイクロプロセッサ１２に制御が移される。

これらのラッチは２次マイクロプロセッサ１４によって
だけセット又はリセットされるが、この機能をその様に
制限しなくてもよい。この動作は。

２次マイクロプロセッサ１４が、専用記憶３０の予定ア
ドレスへラッチ・データの［書込」動作を試みるごとに
、生じる。それが生じると、デコーダ３６は、プロセッ
サ・ローカル・バス１８上のアドレスを復号し、それに
応答して、ラッチ３２及び３４へのラッチ・イネーブル
線３８を高レベルにする。ラッチ・イネーブル線３８が
高レベルにされると、各ラッチへのデータ・バス入力４
０上で使用可能な１ビツトのデータ・ラッチ情報−一ビ
ットの値は同一であるかもしれないが、ラッチごとに異
なるビットであるｍ−は、それぞれのラッチ３２及び３
４に入力ゲートされる。もしゲートされたデータ・ビッ
トが論理Ｏであれば、そのラッチはリセットされ、この
データ・ビットが論理１であれば、そのラッチはセット
される。

マイクロプロセッサ１２及び１４の各々は、製造業者に
よって指定された複数の入出力（Ｉｌｏ）ピン及び制御
ピンを有する。それらの中には、命令取出ピン４２、オ
ペランド・アクセス・ピン４４及びバス許可応答（ＢＧ
ＡＣＫ）ピン４６がある。これらのピン及びそれに接続
された制御線上の信号は、関連する特定のマイクロプロ
セッサが命令取出を行なっていること、オペランド・ア
クセスを試みようとしていること、または別の装置がバ
ス・アクセスを許可されているためにアイドル状態へ移
行しつつあることを、それぞれ表わす。

従って、命令取出線４８が論理的に高レベルにセットさ
れると、関連するマイクロプロセッサは、それが命令取
出を実行しようとしていることを表示している。同様に
、オペランド・アクセス線５０が高いレベルになると、
それは、マイクロプロセッサが記憶をアクセスしてオペ
ランドを検索しようとしていることを意味する。後に説
明するように、バス許可応答ピン４６を論理１すなわち
高レベルにセットする信号の受信は、別の装置がプロセ
ッサ・ローカル・バス１８のアクセスを許可されている
ことを表示し、かくて受信中のマイクロプロセッサをア
イドル状態に強制する。

命令取出動作及びオペランド・アクセス動作は排他的で
あって、同時には起こらないので、線４８及び５０を同
時にセラ１〜することはできず、どちらか一方だけがセ
ットされる。ラッチ・イネーブル線３８が高レベルにな
ると、ラッチ３２及び３４にデータが読込まれる。ラッ
チ３２及び３４の出力は、ＡＮＤゲート５２及び５４に
それぞれ供給される。ＡＮＤゲート５２に対する他の入
力は命令取出線４８である。ＡＮＤゲート５４への他の
入力はオペランド・アクセス線５０である。

ＡＮＤゲート５２及び５４の出力はＯＲゲート５６に送
られる。従って、もしオーバライド・ラッチ３２または
３４のどちらかが論理１の出力を有し、かつその関連す
る制御線が同様にセットされているならば、ＯＲゲート
５６の出力は論理１にセットされる。ＯＲゲート５６の
出力はアドレスＯＲゲート５８の入力に接続される。ア
ドレスＯＲゲート５８への他の入力は記憶アドレスのビ
ット１９である。もしＡＮＤゲート５２または５４のど
ちらかの出力がセットされているならば、記憶アドレス
のビット１９がセットされ、それによって制御記憶モジ
ュール２６に対する読取または書込が強制される。これ
は、制御中のマイクロプロセッサに対し透明に行なわれ
、制御記憶モジュール２６の予期されなかったアクセス
を生じさせる。

前述のように、１次マイクロプロセッサ１２は、全ての
システム命令取出を実行するのに適応させられている。

また、１次マイクロプロセッサ１２は、それ自身のオン
チップ・マイクロコードが与えられているので、幾っが
の最も頻繁に使用されるメインフレーム命令を直接実行
することができる。２次マイクロプロセッサ１４の援助
または介入ないに、前記動作が可能である限り、１次マ
イクロプロセッサ１２はそれ自身の命令を実行し続ける
。しかしながら、割込が生じたとき、または。

１次マイクロプロセッサ１２が、取扱うようにマイクロ
プログラムされていないｏＰコードに出会ったとき、１
次マイクロプロセッサ１２は、２次マイクロプロセッサ
呼出ルーチンを開始して２次マイクロプロセッサ１４を
オンにする。

１次マイクロプロセッサ１２と２次マイクロプロセッサ
１４の間の制御の移動は、そのために与えられたマイク
ロコードに従って処理される。１次マイクロプロセッサ
１２の場合、このマイクロコードはチップ上に常駐する
。２次マイクロプロセッサ１４の制御転送ルーチンは制
御記憶モジュール２６に存在する。ここで、１次マイク
ロプロセッサ１２が制御を有しており、そして該マイク
ロプロセッサが処理できないＯＰコードに出会うか、ま
たは割込信号を受取りものと仮定する。どちらの場合も
、１次マイクロプロセッサ１２は、手がかりとなるキー
情報を専用記憶３０に書込むことにより応答する。この
キー情報には、制御を移すマイクロプロセッサのプログ
ラム・カウンタ及びプログラム・ステータス・レジス゛
りの内容、ならびにマイクロプロセッサの制御移動が開
始された理由を表わす呼出コードが含まれる。もし、制
御を受取るマイクロプロセッサによる使用が必要ならば
、制御を移すマイクロプロセッサは、オペランド、現在
の命令、バス・エラー情報またはその他の必要なパラメ
ータも記憶する。これらの不可欠なステータス情報が記
憶された後、マイクロプロセッサ制御転送ルーチンは、
専用記憶３０中の予定アドレス（マイクロプロセッサ・
スイッチ・ラッチ６０のアドレス）への書込みを試みる
ことにより終了し、続いて専用記憶３０中の他の予定ア
ドレスの読取が行なわれる。書込アドレスを受取ると、
デコーダ３６は、マイクロプロセッサ・スイッチ・ラッ
チ６０がアドレス指定されていると判定し、制御を手放
すマイクロプロセッサのＢＧＡＣＫ線６２を線上２する
とともに、制御を受取るマイクロプロセッサのＢＧＡＣ
Ｋ線６２を線上２トすることを可能にする。従って、次
の読取コマンドは、決して実行されないが、いま制御を
手放したマイクロプロセッサの入力バイブラインに残る
。

この制御シーケンスが再び呼出されると、遊休マイクロ
プロセッサのＢＧＡＣＫピン４６はリセットされ、該マ
イクロプロセッサはアクティブになって制御を取戻す。

このマイクロプロセッサが行なう第１のことは、前に実
行するように要求された読取動作を完了することである
。制御を取戻す特定のマイクロプロセッサと、前に制御
移動がトリガされた事実とに応じて、読取アドレスは、
１次マイクロプロセッサ１２によって書込まれた情報の
再ロードを開始するか、または呼出コードの読取を行な
って、それに応答する活動を開始することができる。

１次マイクロプロセッサ１２によって制御が手放される
期間は、１命令の間だけかもしれない。

これは、制御を移すマイクロプロセッサのプログラム・
ステータス・レジスタ（Ｐ　Ｓ　Ｒ）の内容が専用記憶
３０に入れられる前に該レジスタのトレース・ビットを
セットし、続いて制御を受取るマイクロプロセッサにそ
の情報をそれ自身のＰＳＲに読込ませることにより１行
なわれる。こうする代りに、無効なＯＰコードを有する
１つまたは任意の数の予定命令を実行して割込みを生ぜ
しめた後に、１次マイクロプロセッサ１２から２次マイ
クロプロセッサ１４へ制御を移すことも可能である。も
ちろん、この割込はシステム定義によって２次マイクロ
プロセッサの制御を呼出す。

オーバライド・ラッチ３２及び３４によって容易↓こさ
れた、制御転送の全プロセス及び１次マイクロプロセッ
サ１２による制御記憶モジュール２６の利用は、１次マ
イクロプロセッサ１２が受取ったシステム／３７ｏのｒ
ＥＸＥＣＵＴＥ　（実行）」命令を実行する場合には、
次のように動作する。

システム／３７０　ｒＥＸＥｃＵＴＥＪ命令は、その第
２オペランドによって指定されたアドレスに存在する目
的命令を、ｒＥＸＥｃＵＴＥＪ命令のレジスタ・フィー
ルドで指定さ九た汎用レジスタ（ＧＰＲ）の内容によっ
て変更し、その変更された結果の、目的命令を実行する
ようなものである。

当業者には、システム／３７ｏのアーキテクチャ上の制
約下では、システム要求により主記憶を使用または破損
できないことが理解されるであろう。

従って、中間結果または命令（この場合は目的命令）の
コピーを記憶するという要求は、制御記憶の利用によっ
てだけ満たすことができる。

１次マイクロプロセッサ１２は、システムを管理し、次
の命令を取出すが、これがｒＥＸＥＣＵＴＥＪ命令であ
ることがある。これは１次マイクロプロセッサ１２が処
理するようにマイクロプログラムされていない命令の１
つである。１次マイクロプロセッサ１２は、主記憶モジ
ュール２４で目的命令を見つけることができるアドレス
を計算し、それより先に進むことができないことを、そ
のマイクロコードから知り、そのアドレスと、制御を移
す理由を説明する適切な呼出コード及び他の関連するレ
ジスタ情報とを専用記憶３０に書込んでから、２次マイ
クロプロセッサ１４に制御を移す。２次マイクロプロセ
ッサ１４は、呼出コードを検査し、ｒＥＸＥｃＵＴＥＪ
命令に対するマイクロコード化された応答に基づき、１
次マイクロプロセッサ１２によって専用記憶３０に残さ
れた情報を用いて、従属命令のコピーを制御記憶モジュ
ール２６に書込む。次に、コピーされた命令の第２バイ
トは、１次マイクロプロセッサ１２から渡されたＧＰＲ
の値の下位バイトとＯＲされ、従属命令すなわち目的命
令の、制御記憶のコピーの第２バイトに戻される。

この例では、更に、従属命令が、元のｒＥＸＥＣＵＴＥ
Ｊ命令の目的命令である「キャラク□り移動」命令であ
ると仮定する。キャラクタ移動命令は、１次マイクロプ
ロセッサ１２によって実行可能と定義されている命令で
ある。その事実が、目的命令のＯＰコードから２次マイ
クロプロセッサ１４によって認められると、２次マイク
ロプロセッサ１４は、１次マイクロプロセッサ１２から
渡されたプログラム・カウンタの元の内容を保管し、１
次マイクロプロセッサ１２が、制御移動がなかったら、
取出したであろう次の命令のアドレスを、今変更された
キャラクタ移動命令のアドレスに置換える。この変更さ
れた命令は制御記憶モジュール２６に駐在するけど、そ
のアドレスのアドレス・ビット１９は０にリセットされ
る。従って、１次マイクロプロセッサ１２は、制御記憶
モジュール２６においてではなく、主記憶モジュール２
４においてキャラクタ移動命令を探すことになる。本発
明により、１次マイクロプロセッサ１２は、特別の、か
つ追加のオンチップ・マイクロコードまたは多大のハー
ドウェアを必要とせずに、直接実行可能な命令の１つを
、システム／３７０　ｒＥＸＥＣＵＴＥＪ命令の目的命
令として実行することができる。

次に、２次マイクロプロセッサ１４は、プログラム・ス
テータス・レジスタの位置にあるトレース・ビットをオ
ンにし、命令オーバライド・ラッチ３２をオンに切換え
る。オペランド・オーバライド・ラッチ３４はオフのま
まであるが、またはリセットされる。ここで、２次マイ
クロプロセッサ１４は、マイクロプロセッサ・スイッチ
・ラッチ６０のアドレスへの書込みを行ない、それによ
って１次マイクロプロセッサ１２に制御を戻す。

１次マイクロプロセッサ１２は、そのＢＧＡｃＫビン４
６が低いレベルにセットされると、動作状態になり、そ
の入力バイブラインに残された読取コマンドを直ちに完
了する。定義されたアドレスを、１次マイクロプロセッ
サ１２の、残されたままの他の専用記憶情報と一緒に、
２次マイクロプロセッサ１４が読取ると、１次マイクロ
プロセッサ１２は、それ以上の段取なしに直ちに動作を
開始することができる。１次マイクロプロセッサ１２は
、キャラクタ移動命令が駐在していると誤りを伝えられ
た主記憶モジュール２４に向かう際、命令取出線４８を
セットする。しかしながら、ここでＯＲゲート５６の出
力線１８ａは、命令オーバライド・ラッチ３２及び命令
取出線４８によってセットされている。これは、１次マ
イクロプロセッサ１２によりプロセッサ・ローカル・バ
ス１８に乗せられた主記憶アドレスのビット１９がアド
レスＯＲゲート５８によってセットされることを意味す
る。この結果、１次マイクロプロセッサ１２により開始
された記憶アクセスは、１次マイクロプロセッサ１２の
部分でいかなる動作を行なうこともなく、しかもこれに
対し透明な様式で制御記憶モジュール２６に指向される
。

変更されたキャラクタ移動命令が取出されると、オペラ
ンド・オーバライド・ラッチ３４がリセットされており
且つ命令取出線４８が論理０であるので、その命令に従
って実際にデータを移動するためになされるメモリ・ア
クセスは主記憶モジュール２４に指向され、そこで行な
われる。キャラクタ移動命令が実行された後、１次マイ
クロプロセッサ１２に戻されるようなプログラム・ステ
ータス・レジスタのトレース・ビットはセットされてい
たので、再び２次マイクロプロセッサ１４に制御が戻さ
れる。１次マイクロプロセッサ１２は、リターン・コー
ドを検査し、トレース・ビットを調べて制御移動の完全
な理由を作成する。それに対し、２次マイクロプロセッ
サ１４は、命令オーバライド・ラッチ３２をオフにし、
ｒＥＸＥＣＵＴＥＪに出会ったとき最初に受取った元の
プログラム・カウンタの内容を専用記憶３０に復元する
。

制御は再び１次マイクロプロセッサ１２に戻され、かく
て該マイクロプロセッサは、その復元された元のプログ
ラム・カウンタの内容及びその他の必要な全てのパラメ
ータ及びレジスタ情報を入手するとともに、ｒＥＸＥＣ
ＵＴＥＪ命令に続く命令を取出す。１次マイクロプロセ
ッサ１２が制御を受取ったとき該マイクロプロセッサが
実行すべき命令いかんで、後続するメモリ・アクセスは
、オーバライド・ラッチ３２及び３４の出力状態に従つ
て、命令取出及びオペランド・アクセスの両方。

またはオペランド・アクセスだけについて制御記憶に指
向することがある。

［発明の効果〕 本発明によって、限られた制御記憶を有するマルチマイ
クロプロセッサによって実現されたメインフレーム・デ
ータ処理システムにおいて、相対的に大きい制御記憶を
有するメインフレーム・システムを最適にエミュレート
することができる。

更に本発明によって、前記のようなシステムにおいて、
プロセッサ・インタフェース・マイクロコードを最小限
にし且つシステム・パフォーマンスを高めるように、主
記憶または制御記憶に対するマイクロプロセッサのアク
セスをオーバライド・ラッチによって他の記憶タイプへ
経路変更することができる。

更に本発明によって、前記記憶アクセスを要求している
マイクロプロセッサに対して透明な様式でシステム・パ
フォーマンスを最適化するように、記憶アクセスを制御
・指向することができる。

更に本発明によって、マルチマイクロプロセッサに′よ
って実現されたメインフレーム・データ処理システムに
おいて、メインフレーム記憶アクセスに関するアーキテ
クチャ保護規則を侵害しない方法で、記憶アクセスを制
御及び指向することができる。

【図面の簡単な説明】

第１図は主記憶、制御記憶及び幾つかの関連するロジッ
クの間で記憶アクセスを指向するための本発明に従った
ラッチ装置の詳細を示す図、第２図はマルチマイクロプ
ロセッサによって実現された、制御記憶及び主記憶を含
むメインフレーム・データ処理システムの簡略ブロック
図である。 １０・・・・デスクトップ・メインフレーム・データ処
理システム、１２・・・・１次マイクロプロセッサ、１
４．１６・・・・２次マイクロプロセッサ、１８・・・
・プロセッサ・ローカル・バス、２０・・・・バス間ア
ダプタ、２２・・・・システム・バス、２４・・・・主
記憶モジュール、２６・・・・制御記憶モジュール、２
８・・・・プロセッサ制御ロジック装置、３０・・・・
専用記憶、３２・・・・命令オーバライド・ラッチ、３
４・・・・オペランド・オーバライド・ラッチ、３６・
・・・デコーダ、６０・・・・マイクロプロセッサ・ス
イッチ・ラッチ。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名）

Claims (1)

1. 【特許請求の範囲】 下記構成要件（ａ）乃至（ｈ）を有する、マルチ・マイ
   クロプロセッサによって実現されたメイン・フレーム・
   エミユレーション用データ処理システム。 （ａ）１次マイクロプロセッサおよび少なくとも１つの
   ２次マイクロプロセッサ、該マイクロプロセッサの各々
   は該マイクロプロセッサが行なっている動作を表わす制
   御信号を与えるための出力ピンを有する。 （ｂ）　主記憶モジュール。 （ｃ）　制御記憶モジュール。 （ｄ）　前記メインフレームの命令セットをエミュレー
   トするためのマイクロコード、該マイクロコードは前記
   マイクロプロセッサが利用しうるように該マイクロプロ
   セッサ又は前記制御記憶モジュールに置かれている。 （８）　前記マイクロプロセッサおよび前記記憶モジュ
   ールがアドレスおよびデータを相互に授受するように該
   マイクロプロセッサおよび該記憶モジュールへ接続され
   たシステム・バス。 （ｆ）　前記マイクロプロセッサおよび前記システム・
   バスへ接続され、前記制御記憶モジュールの１区分とし
   てアドレスしうるように該制御記憶モジュールへ論理的
   に組込まれた記憶写像式専用記憶装置。該専用記憶装置
   はハードウェアおよびソフトウェアの対話を容易にする
   ように少なくとも１つの前記マイクロプロセッサに関連
   するラッチ装置を含んでおり、該ラッチ装置はそれ自体
   に関連する特定のアドレスを有する。 （ｇ）　前記マイクロプロセッサの制御信号出力ピンと
   前記ラッチ装置の入力の間に接続され、予期されなかっ
   た記憶アクセスが要求されるたびに前記ラッチ装置の出
   力をセットおよびリセットするための第１の論理回路。 （ｈ）　前記ラッチ装置の出力と前記システム・バスの
   間に接続され、前記ラッチ装置の出力が予定の論理値を
   有するとき、アクセスすべき記憶モジュールを識別する
   前記システム・バス上のアドレスを予定の基準に従って
   変更することにより、当該記憶アクセスを他方の前記記
   憶モジュールへ指向させるための第２の論理回路。