JPS5819791A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5819791A JPS5819791A JP56117323A JP11732381A JPS5819791A JP S5819791 A JPS5819791 A JP S5819791A JP 56117323 A JP56117323 A JP 56117323A JP 11732381 A JP11732381 A JP 11732381A JP S5819791 A JPS5819791 A JP S5819791A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- channel
- buffer
- power supply
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリーセルの選択時のワード線のレベルが
、グランドと電源電圧との中間に位置するように工夫さ
れた上記バッファーを有することを特徴とする半導体記
憶装置に関するものである従来の×デコーダバッファー
は第1図に示す如くインバーターであり、出力は高レベ
ルが電源電圧となり、低レベルがグランドとなる。メモ
リーセル部トランスミッシせンゲートが、Nチャンネル
MO8’FETの場合、ワード線信号レベルの立ち上り
によるトランスミッションゲートのオフからオンへのス
イッチング時間は短かいが、逆に立ち下りによるトラン
スミッションゲートのオンからオフへのスイッチング時
間は長い。従ってアドレスを切り換えた場合、メモリー
アレイの各列で同時に2つのメモリーセルのトランスミ
ッションゲートがオンする時間があり、最悪の場合誤動
作を起こす。トランスミッションゲートがPチャンネル
MOS’FETの場合にも、オフからオンへのスイッチ
ング時間は短かく、オンからオフへのスイッチング時間
は長い。従ってこの場合にも上記と同様な誤動作を起こ
す。
、グランドと電源電圧との中間に位置するように工夫さ
れた上記バッファーを有することを特徴とする半導体記
憶装置に関するものである従来の×デコーダバッファー
は第1図に示す如くインバーターであり、出力は高レベ
ルが電源電圧となり、低レベルがグランドとなる。メモ
リーセル部トランスミッシせンゲートが、Nチャンネル
MO8’FETの場合、ワード線信号レベルの立ち上り
によるトランスミッションゲートのオフからオンへのス
イッチング時間は短かいが、逆に立ち下りによるトラン
スミッションゲートのオンからオフへのスイッチング時
間は長い。従ってアドレスを切り換えた場合、メモリー
アレイの各列で同時に2つのメモリーセルのトランスミ
ッションゲートがオンする時間があり、最悪の場合誤動
作を起こす。トランスミッションゲートがPチャンネル
MOS’FETの場合にも、オフからオンへのスイッチ
ング時間は短かく、オンからオフへのスイッチング時間
は長い。従ってこの場合にも上記と同様な誤動作を起こ
す。
本発明は従来のXデコーダバッファーが有するかかる欠
点を除去したもので、その目的は、各列で2つのメモリ
ーセルが同時に選択される時間を少なくする方法を提供
するものである。
点を除去したもので、その目的は、各列で2つのメモリ
ーセルが同時に選択される時間を少なくする方法を提供
するものである。
以下実施例に基づいて本発明の詳細な説明する第2図及
び第3図は、メモリーセル部トランスミッションゲート
がNチャンネルMOSFII:Tの場合である。1はX
デコーダからの信号の久方部、2はワード線への出力部
である。21はPチャンネルMO3FET負荷抵抗で、
これにより出力の高レベルは、電源電圧より低く押える
ことができる。31はNチャンネルMO8FE’l’負
荷抵抗で、Pチャンネルの場合と同様に、出力部の高レ
ベルが電源電圧より低く押えられる。
び第3図は、メモリーセル部トランスミッションゲート
がNチャンネルMOSFII:Tの場合である。1はX
デコーダからの信号の久方部、2はワード線への出力部
である。21はPチャンネルMO3FET負荷抵抗で、
これにより出力の高レベルは、電源電圧より低く押える
ことができる。31はNチャンネルMO8FE’l’負
荷抵抗で、Pチャンネルの場合と同様に、出力部の高レ
ベルが電源電圧より低く押えられる。
第4図と第5図はメモリーセル部トランスミッションゲ
ートがPチャンネルMO5IFETの場合である。41
はNチャンネルMO3Il’ET負荷抵抗で、これによ
り出力の低レベルは、グランドより高くすることができ
る。51はPチャンネルMO5FET負荷抵抗で、Nチ
ャンネルの場合と同様に、出力部の低レベルがグランド
より高くすることができる。
ートがPチャンネルMO5IFETの場合である。41
はNチャンネルMO3Il’ET負荷抵抗で、これによ
り出力の低レベルは、グランドより高くすることができ
る。51はPチャンネルMO5FET負荷抵抗で、Nチ
ャンネルの場合と同様に、出力部の低レベルがグランド
より高くすることができる。
このような本発明は、以下に記す効果を有するメモリー
セル部トランスミッションゲートがNチャンネルの場合
、メモリーセル選択時のワード線のレベルが、3〜4V
(電源電圧SV)となる。従って、メモリーセルが非選
択となるワード線の立ち下り時間が、従来のものより短
縮され、2つのメモリーセルの同時選択時間も短かくな
り、これによる誤動作が無くなる。また、トランスミッ
ションゲートのゲート電位が3〜4vとなるために、従
来のものよりオン抵抗が大きくなり、ワード線のプルア
ップ抵抗とメモリーセルのNチャンネルMO8FETと
の間の短絡電流が小さくなる。
セル部トランスミッションゲートがNチャンネルの場合
、メモリーセル選択時のワード線のレベルが、3〜4V
(電源電圧SV)となる。従って、メモリーセルが非選
択となるワード線の立ち下り時間が、従来のものより短
縮され、2つのメモリーセルの同時選択時間も短かくな
り、これによる誤動作が無くなる。また、トランスミッ
ションゲートのゲート電位が3〜4vとなるために、従
来のものよりオン抵抗が大きくなり、ワード線のプルア
ップ抵抗とメモリーセルのNチャンネルMO8FETと
の間の短絡電流が小さくなる。
メモリーセル部トランスミッションゲートが、Pチャン
ネルMOSFI!:Tで構成されている場合にも、Nチ
ャンネルMO8FIDTで構成されているものと同様な
効果を派生することができる。
ネルMOSFI!:Tで構成されている場合にも、Nチ
ャンネルMO8FIDTで構成されているものと同様な
効果を派生することができる。
第1図は従来のXデコーダバッファーである。
1はXデコーダの入力信号部、2はワード線への出力信
号部、第2図は出力の高レベル下げるためのPチャンネ
ルMO8FET負荷抵抗の回路、第3図も同様なNチャ
ンネルMO8FI!iT負荷抵抗の回路、第4図は出力
の低レベルを上げるためのNチャンネルMO8’NET
負荷抵抗の回路、う第5図も同様なPチャン、ネルMO
8FET負荷抵抗の回路である。 21.51はPチーyyネ/l/MO3!’ETの負荷
抵抗、31.41はNチーyyネA140SFETの負
荷抵抗。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
号部、第2図は出力の高レベル下げるためのPチャンネ
ルMO8FET負荷抵抗の回路、第3図も同様なNチャ
ンネルMO8FI!iT負荷抵抗の回路、第4図は出力
の低レベルを上げるためのNチャンネルMO8’NET
負荷抵抗の回路、う第5図も同様なPチャン、ネルMO
8FET負荷抵抗の回路である。 21.51はPチーyyネ/l/MO3!’ETの負荷
抵抗、31.41はNチーyyネA140SFETの負
荷抵抗。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (3)
- (1) 行と列を成す形で配置された多数の回路セル
で構成され、メモリーセルを選択するためのデコーダー
とそのデコーダーの信号を増幅するためのバッファーを
有し、バッファーからの信号をメモリーセル部トランス
ミッションゲートへ導くためのワード線を有する半導体
記憶装置に於て、メモリーセルの選択時のワード線のレ
ベルが、グランドと電源電圧との中間に位置するように
工夫されり上記バッファーを有することを特徴とする半
導体記憶装置。 - (2)上記バッファーの高レベルを、グランドと電源電
圧との中間レベルにするために、Pチャンネk M O
S F E TまたはNチーyyネルMO8?](:T
のプルアップ負荷抵抗を介して、電源と接続された上記
バッファーを有する特許請求の範囲第1項記載の半導体
記憶装置。 - (3)上記バッファーの低レベルを、グラントド電源電
圧との中間レベルにするために、Pチャンネ#MOSF
ETまたはNチャンネルMO3FETのプルダウン負荷
抵抗を介して、グランドと接続された上記バッファーを
有する特許請求の範囲第1項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56117323A JPS5819791A (ja) | 1981-07-27 | 1981-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56117323A JPS5819791A (ja) | 1981-07-27 | 1981-07-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5819791A true JPS5819791A (ja) | 1983-02-04 |
JPH0253880B2 JPH0253880B2 (ja) | 1990-11-20 |
Family
ID=14708894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56117323A Granted JPS5819791A (ja) | 1981-07-27 | 1981-07-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5819791A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
JPS60212893A (ja) * | 1984-04-09 | 1985-10-25 | Fujitsu Ltd | 語選択線駆動回路 |
JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2012079406A (ja) * | 2005-08-02 | 2012-04-19 | Renesas Electronics Corp | 半導体記憶装置 |
US10431272B2 (en) | 2017-09-12 | 2019-10-01 | Samsung Electronics Co., Ltd. | Voltage control circuit including assist circuit and memory device including the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
JPS5782290A (en) * | 1980-11-12 | 1982-05-22 | Toshiba Corp | Semiconductor storage device |
-
1981
- 1981-07-27 JP JP56117323A patent/JPS5819791A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
JPS5782290A (en) * | 1980-11-12 | 1982-05-22 | Toshiba Corp | Semiconductor storage device |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
JPS6322395B2 (ja) * | 1983-05-26 | 1988-05-11 | Tokyo Shibaura Electric Co | |
US4916665A (en) * | 1983-05-26 | 1990-04-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device with P-channel MOS transistor load circuit |
JPS60212893A (ja) * | 1984-04-09 | 1985-10-25 | Fujitsu Ltd | 語選択線駆動回路 |
JPH0522998B2 (ja) * | 1984-04-09 | 1993-03-31 | Fujitsu Ltd | |
US8098533B2 (en) | 2005-08-02 | 2012-01-17 | Renesas Electronics Corporation | Semiconductor memory device with adjustable selected word line potential under low voltage condition |
JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2012079406A (ja) * | 2005-08-02 | 2012-04-19 | Renesas Electronics Corp | 半導体記憶装置 |
KR101309923B1 (ko) * | 2005-08-02 | 2013-09-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US8743645B2 (en) | 2005-08-02 | 2014-06-03 | Renesas Electronics Corporation | Semiconductor memory device for stably reading and writing data |
US9299418B2 (en) | 2005-08-02 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor memory device for stably reading and writing data |
US9672900B2 (en) | 2005-08-02 | 2017-06-06 | Renesas Electronics Corporation | Semiconductor memory device for stably reading and writing data |
US20170236579A1 (en) | 2005-08-02 | 2017-08-17 | Renesas Electronics Corporation | Semiconductor memory device for stably reading and writing data |
US10262707B2 (en) | 2005-08-02 | 2019-04-16 | Renesas Electronics Corporation | Semiconductor memory device for stably reading and writing data |
US10431272B2 (en) | 2017-09-12 | 2019-10-01 | Samsung Electronics Co., Ltd. | Voltage control circuit including assist circuit and memory device including the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0253880B2 (ja) | 1990-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4103189A (en) | Mos buffer circuit | |
KR930000712B1 (ko) | 반도체 집적회로 | |
KR930007283B1 (ko) | 공통 데이타선 바이어스 구성을 갖는 기억장치 | |
EP0330852A2 (en) | Decoder/driver circuit for semiconductor memories | |
EP0029716B1 (en) | Semiconductor prom device | |
JPH0565960B2 (ja) | ||
US4933905A (en) | Semiconductor memory device for reducing power dissipation during a write operation | |
US4314360A (en) | Semiconductor memory device | |
JPS6093700A (ja) | ライン切換回路およびそれを用いた半導体記憶装置 | |
US5461593A (en) | Word-line driver for a semiconductor memory device | |
JPS5819791A (ja) | 半導体記憶装置 | |
JPS63271798A (ja) | 消去可能なプログラマブル論理装置 | |
JPS5948478B2 (ja) | 読出し専用メモリ | |
JP2511910B2 (ja) | 半導体記憶装置 | |
JPH0766669B2 (ja) | デコーダバッファ回路 | |
EP0337172A2 (en) | Static random access memory device with a power dissipation reduction function | |
JP2669133B2 (ja) | 半導体記憶装置 | |
EP0191699A2 (en) | Sens amplifier bit line isolation scheme | |
KR100255542B1 (ko) | 구동 n-채널 트랜지스터를 갖는 플립-플롭 회로 타입의 스태틱 반도체 메모리 | |
GB2163616A (en) | A memory device | |
US4802126A (en) | Semiconductor memory device | |
JP2504410B2 (ja) | 半導体記憶装置 | |
KR920007442B1 (ko) | 반도체메모리 | |
JPH06195977A (ja) | 半導体記憶装置 | |
JPS59117788A (ja) | Eprom装置 |