JP2632753B2 - 読出専用半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は読出専用半導体メモリ
装置（ＲＯＭ）に関し、特に、マスクＲＯＭにおける欠
陥ビットを救済するための構成に関する。

【０００２】

【従来の技術】半導体メモリ装置の１つに固定データを
記憶する読出専用半導体メモリ装置（以下、単にＲＯＭ
と称す）がある。ＲＯＭは、１ビットが１トランジスタ
で構成されるため、高集積化に適した構造を有し、かつ
ビット単価が安いという特徴を備えており、各種用途に
おいて幅広く用いられている。

【０００３】ＲＯＭを効果的に利用するため、一般に、
そのメモリ空間（アドレス空間）のすべてに有効データ
が書込まれる。しかしながら、その用途によってはＲＯ
Ｍのメモリ空間の一部が未使用（または未定義）状態と
される。このような例としては、日本工業規格に従った
漢字キャラクタジェネレータがある。

【０００４】図１４は上述の漢字キャラクタジェネレー
タに用いられるＲＯＭのメモリ空間のマッピングを示す
図である。図１４において、ＲＯＭのメモリ空間１００
は、有効データが書込まれる領域１０１および１０３
と、未定義領域１０２とを含む。日本工業規格に従った
漢字キャラクタのコード割当においては、Ｘアドレスを
示す第１バイト（区）とＹアドレスを示す第２バイト
（点）で１つの漢字キャラクタが定義される。この場
合、第８区ないし第１５区は未定義状態である。

【０００５】マスクＲＯＭにおいては、製造時にデータ
の書込みが行なわれる。このため、未定義領域（または
未使用領域）には論理“０”または“１”の所定の論理
のデータが書込まれる。

【０００６】経済性の観点から、図１４に示すマッピン
グを有するＲＯＭと、この未定義領域１０２に有効デー
タを書込んだＲＯＭとを同一チップで実現するため、領
域１０２のアドレスが指定されたときには論理“０”ま
たは“１”の所定の論理レベルのデータを出力する冗長
回路を備えたマスクＲＯＭが提案されている。このよう
なマスクＲＯＭの一例は、特公昭６３−５３６３９号公
報および特公昭６４−５３９７号公報に示されている。

【０００７】図１５は従来のマスクＲＯＭの全体の構成
を概略的に示す図である。図１５において、マスクＲＯ
Ｍは、行および列からなるマトリックス状に配列された
複数のメモリセルを備えるメモリアレイ５と、アドレス
入力端子１０に与えられるアドレス信号を波形整経しか
つ増幅して内部アドレス信号を発生するアドレスバッフ
ァ１と、アドレスバッファ１からの内部行アドレス信号
をデコードしてメモリアレイ５の行を選択するＸデコー
ダ２と、アドレスバッファ１からの内部列アドレス信号
をデコードして、メモリアレイ５の列を選択するための
信号を発生するＹデコーダ３と、Ｙデコーダ３からの列
選択信号に応答してメモリアレイ５の対応の列をセンス
アンプ６へ接続するＹゲート４を含む。アドレス入力端
子１０へ与えられるアドレス信号はアドレスビットＡ０
〜Ａｎを含む。通常、ＲＯＭにおいては、メモリアレイ
５から１ワードのビットのデータが読出されるため、Ｙ
デコーダ３から出力される列選択信号はメモリアレイ５
の複数列を指定する。センスアンプ６は、Ｙゲート４に
より選択されたメモリセルのデータを検知し増幅する。

【０００８】ＲＯＭはさらに、アドレスバッファ１から
の内部アドレス信号を受け、該内部アドレス信号がメモ
リアレイ５の特定の領域に含まれるアドレスを指定して
いるか否かを判別するアドレス一致検出回路９と、アド
レス一致検出回路９からの検出信号に応答して、データ
出力端子１１に伝達されるデータをセンスアンプ６から
出力されメモリセルデータおよび予め定められた論理レ
ベルのデータのいずれかに設定する出力回路７を含む。
一致検出回路９は、メモリアレイ５の特定のメモリ領域
を示すアドレス信号（領域アドレス信号）を記憶してお
り、アドレスバッファ１からの内部アドレス信号との一
致／不一致を検出する。出力回路７は図に示さないが所
定レベル固定回路を含んでおり、アドレス一致検出回路
９から一致検出信号が発生された場合この所定レベル固
定回路が活性化され、出力端子１１の電位レベルを所定
の電位に設定する。

【０００９】ＲＯＭはさらに、外部から与えられるチッ
プイネーブル信号／ＣＥおよびアウトプットイネーブル
信号／ＯＥを受け、各種内部制御信号を発生する制御回
路８を含む。通常、アドレスバッファ１はスタティック
型回路で構成されており、アドレスバッファ１は外部か
ら与えられるアドレス信号ビットＡ０〜Ａｎに従って内
部アドレス信号を発生している。制御回路８は、センス
アンプ６の活性化タイミングおよび出力回路７のデータ
出力タイミングを規定する内部制御信号を発生する。セ
ンスアンプ６の活性化タイミングは、チップイネーブル
信号／ＣＥにより決定され、出力回路７のデータ出力タ
イミングはアウトプットイネーブル信号／ＯＥに従って
決定される。次に動作について説明する。

【００１０】アドレス一致検出回路９には、予めメモリ
アレイ５の特定のメモリ領域（すなわちアドレス領域）
を示す領域アドレス信号がプログラムされる。アドレス
バッファ１は、アドレス入力端子１０へ与えられた外部
アドレス信号ビットＡ０〜Ａｎから内部アドレス信号を
発生する。内部アドレス信号は、内部行アドレス信号お
よび内部列アドレス信号を含む。

【００１１】Ｘデコーダ２は、アドレスバッファ１から
の内部行アドレス信号をデコードし、メモリアレイ５か
ら対応の行を選択する。それにより、メモリアレイ５に
おいて、選択された行に接続されるメモリセルが対応の
列に接続される。このＸデコーダ２による行選択動作と
並行して、Ｙデコーダ３が、アドレスバッファ１からの
内部列アドレス信号をデコードして列選択信号を発生す
る。Ｙゲート４は、この列選択信号に応答してメモリア
レイ５の対応の列をセンスアンプ６へ接続する。

【００１２】メモリアレイ５において、Ｙゲート４の列
選択動作時点においては、各列の電位は関連のメモリセ
ルが記憶するデータに応じて変化している。センスアン
プ６は、Ｙゲート４により選択された列上の信号電位を
検知し増幅する。センスアンプ６で検知、増幅されたメ
モリセルのデータは出力回路７へ伝達される。

【００１３】アドレス信号ビットＡ０〜Ａｎが、アドレ
ス一致検出回路９に記憶されたアドレス領域内のアドレ
スを指定している場合、アドレス一致検出回路９は一致
検出信号を発生する。出力回路７は、このアドレス一致
検出信号が発生されたとき、そこに含まれる所定レベル
固定回路を活性化し、かつセンスアンプ６から伝達され
たメモリセルのデータを無視し、データ出力端子１１の
電位レベルを論理“１”または“０”の予め定められた
論理に設定する。このとき、出力データＤ０〜Ｄｎはデ
ータ“１…１”または“０…０”となる。

【００１４】アドレス一致検出回路９が一致検出信号を
発生しない場合、出力回路７はそこに含まれる所定レベ
ル固定回路を不活性状態とし、センスアンプ６から伝達
されたメモリセルデータをデータ出力端子１１へ伝達す
る。

【００１５】上述の構成によりアドレス一致検出回路９
が指定するメモリ空間（またはアドレス領域）の記憶デ
ータをすべて論理“１”または“０”に変更することが
できる。

【００１６】この図１５に示すＲＯＭの構成は、メモリ
アレイ５が構成するメモリ空間のうち任意の領域をすべ
て論理“０”または“１”のデータを記憶する領域に変
更することができる。この構成をマスクＲＯＭの欠陥ビ
ット救済用の冗長回路に適用した例が、堀田等による、
電子情報通信学会技術研究報告、第８８巻第１２５の１
９８８年７月発行の第１３頁ないし第１８頁の「バンク
選択技術を用いた高密度マスクＲＯＭメモリセルおよび
マスクＲＯＭの新冗長技術」に示されている。

【００１７】堀田等は、すべて“０”またはすべて
“１”のデータが連続するメモリ領域のアドレスが指定
されたとき、メモリセルの読出データを無効とし、予め
プログラムされた“０”または“１”のデータを直接出
力する。この冗長回路構成に従えば、アドレス一致検出
回路が記憶するメモリ領域の欠陥ビットが救済。堀田等
は、２Ｋバイト以上連続したすべて“０”またはすべて
“１”のデータの領域のデータをこの回路を用いて予め
プログラムされたデータで置換すれば、１６Ｍビットマ
スクＲＯＭにおいて約５％の歩留りの向上が期待できる
と述べている。

【００１８】堀田等はまた、マスクＲＯＭの大容量化に
伴ってすべて“０”またはすべて“１”のデータが連続
する領域が増大する傾向にあり、１６ＭビットマスクＲ
ＯＭではこのようなデータ連続領域が約１００Ｋバイト
となることをも示している。

【００１９】

【発明が解決しようとする課題】上述のようなマスクＲ
ＯＭの構成を用いれば、図１４に示すように連続領域１
０２に対する“０”または“１”データの置換を容易に
実現することができる。

【００２０】しかしながら、たとえば図１６に示すよう
に、すべて“１”のデータが記憶された領域１５２の途
中にその反対のデータすなわち“０”のデータが格納さ
れた領域１５４が存在する場合、有効にこのデータの置
換を行なうことができない。これは、領域１５２がすべ
て“０”のデータを記憶しており、領域１５４がすべて
“０”のデータを記憶している場合も同様である。

【００２１】さらに図１７に示すようにメモリ空間１６
０において有効領域（有効データを記憶する領域）１６
２、１６６および１６８が存在しても、未使用領域１６
４の中に有効領域１６６および１６８が含まれる場合に
おいても有効なデータ置換を行なうことができないとい
う問題が生じる。この図１７に示すようなマッピングを
備える場合、未使用領域１６４を領域Ａ，Ｂ，Ｃ，Ｄお
よびＥの５つの領域に分割し、このそれぞれの領域に対
してアドレスの一致検出を行なう必要があり、効率的な
データ置換を簡易な回路構成で行なうことができない。

【００２２】さらに、通常、マスクＲＯＭの出力データ
は複数ビットから構成されている。この場合、データ出
力端子すなわちメモリブロック毎に“１”、“０”が連
続するアドレス領域が異なる場合には、上述の冗長構成
ではデータ置換は行なわれないことになる。また、マス
クＲＯＭのデータが１６ビットの場合、１６ビットデー
タと８ビットデータが格納される場合がある。８ビット
データが必要とされる場合、各メモリブロックにおいて
無効領域を構成するアドレス領域が異なる。この場合に
おいても、上述の従来の冗長構成では有効なデータ置換
を行なうことができなくなる。

【００２３】すなわち、従来のマスクＲＯＭの冗長構成
では、すべて“０”またはすべて“１”データが連続す
る領域に対してのみ所定データへの置換を行なっている
ため、そのデータの記憶領域に応じて柔軟にデータの置
換を行なうことができず、大幅な歩留り向上を得ること
ができないという問題があった。

【００２４】それゆえ、この発明の目的は上述のような
従来のマスクＲＯＭの冗長回路の有する欠点を除去し、
データ置換を効率的に行なうことのできる読出専用半導
体メモリ装置を提供することである。

【００２５】この発明の他の目的は欠陥ビット救済をよ
り効果的に行なうことのできる読出専用半導体メモリ装
置を提供することである。

【００２６】この発明のさらに他の目的は、製品歩留り
を大幅に向上することのできる読出専用半導体メモリ装
置を提供することである。

【００２７】

【課題を解決するための手段】第１の発明に係る読出専
用半導体メモリ装置は、複数のアドレス一致検出回路
と、これらの複数のアドレス一致検出回路からの一致検
出信号に優先順位をつける優先順位回路とを含む。複数
のアドレス一致検出回路の各々にはＲＯＭアドレス空間
の特定のアドレス領域が割当てられる。各アドレス一致
検出回路は、入力されたアドレス信号がそこに割当てら
れたアドレス領域に含まれるメモリアドレスを指定して
いるときに一致検出信号を出力する。

【００２８】第１の発明に係る読出専用半導体メモリ装
置はさらに、優先順位回路の出力信号に応答して、予め
定められた論理のデータビットをデータ出力端子へ伝達
するための切換回路を含む。

【００２９】第２の発明に係る読出専用半導体メモリ装
置は、複数のアドレス一致検出回路と複数のアドレス一
致検出回路からの一致検出信号に優先順位をつける優先
順位回路とを含む。複数のアドレス一致検出回路の各々
にはＲＯＭアドレス空間の予め定められたアドレス領域
が割当てられる。各アドレス一致検出回路は、入力され
たアドレス信号がそこに割当てられたアドレス領域に含
まれるアドレスを指定しているときには一致検出信号を
出力する。

【００３０】第２の発明に係る読出専用半導体メモリ装
置は、さらに、優先順位回路からの出力信号に応答し
て、データ出力端子へ予め定められた論理のデータかま
たはＲＯＭメモリアレイから読出されたメモリセルデー
タのいずれか一方をデータ出力端子へ伝達する切換回路
を備える。

【００３１】

【作用】第１の発明に係る読出専用半導体メモリ装置に
おいては、優先順位に従ってデータ出力端子が所定の論
理データに設定されるため、“１”または“０”が連続
するデータ領域の間に逆の“０”または“１”のデータ
領域が存在しても効率的に対応のデータに置換される。

【００３２】第２の発明に係る読出専用半導体メモリ装
置においては、“１”または“０”のデータの連続領域
中に有効メモリセルデータ領域が存在しても切換回路の
機能により容易に元のメモリセルデータを出力すること
ができる。

【００３３】

【発明の実施例】図１はこの発明の一実施例である読出
専用半導体メモリ装置の全体の構成を概略的に示すブロ
ック図である。図１において、図１５に示す従来の読出
専用半導体メモリ装置の部分と対応する部分には同一の
参照番号が付される。図１において、読出専用半導体メ
モリ装置（以下マスクＲＯＭと称す）は、アドレスバッ
ファ１、Ｘデコーダ２、Ｙデコーダ３、Ｙゲート４、メ
モリアレイ５、センスアンプ６、制御回路８、および出
力バッファ７０を含む。

【００３４】図１に示すマスクＲＯＭはさらに、アドレ
スバッファ１からの内部アドレス信号を受ける複数のア
ドレス一致検出回路９−１〜９−ｋと、アドレス一致検
出回路９−１〜９−ｋからの一致検出信号を受け、受け
た一致検出信号に優先順位をつけて出力する優先順位回
路２０と、センスアンプ６と出力回路７との間に設けら
れ、優先順位回路２０からの出力信号に応答して出力回
路７へ予め定められた論理のデータを伝達する切換回路
２１を含む。切換回路２１は、また、優先順位回路２０
からの出力信号に応答して、センスアンプ６からのメモ
リセルデータを出力回路７へ伝達する機能を備える。出
力バッファ７０は、切換回路２１の出力信号を波形整形
しかつ増幅してデータ出力端子１１へ伝達する。

【００３５】アドレス一致検出回路９−１〜９−ｋの各
々には、メモリアレイ５が形成するアドレス空間（メモ
リ空間）のうち特定のアドレス領域が割当てられる。ア
ドレス一致検出回路９−１〜９−ｋの各々は、アドレス
バッファ１から与えられる内部アドレス信号のうち所定
の組のアドレス信号ビットの値を見ることにより、この
アドレス信号Ａ０〜Ａｎが自身に割当てられたアドレス
領域に含まれるメモリアドレスを指定しているか否かを
判別し、その割当てられたアドレス領域に含まれるメモ
リアドレスが指定されているときには一致検出信号を出
力する。

【００３６】図２は、メモリアレイ５のビットマップを
示す図である。説明を簡単にするために、図２に示すメ
モリアドレス空間２２０は、１ビットに対応する１つの
メモリブロックが与えるメモリアドレス空間であると想
定する。メモリ空間すなわちアドレス空間２２０は、有
効メモリセルデータが書込まれた領域２２３ａおよび２
２３ｂと、論理“１”が書込まれた領域２２２と、論理
“０”が書込まれた領域２２１とを含む。以下、図１お
よび図２を参照してこの発明の一実施例であるマスクＲ
ＯＭの動作について説明する。

【００３７】今アドレス一致検出回路９−１には領域２
２１が形成するアドレス領域が割当てられており、アド
レス一致検出回路９−２（図示せず）には領域２２１お
よび２２２に対応するアドレス領域が割当てられている
とする。アドレス信号ビットＡ０〜Ａｎからなるアドレ
スが領域２２３ａまたは２２３ｂのアドレスを指定した
場合、アドレス一致検出回路９−１および９−２は一致
検出信号を発生しない。このとき、優先順位回路２０は
何ら優先順位付けを行なわず、アドレス一致が検出され
ていないことを示す信号を発生して切換回路２１へ与え
る。Ｘデコーダ２およびＹデコーダ３によりメモリアレ
イ５から対応のメモリセルのデータが読出され、Ｙゲー
ト４およびセンスアンプ６を介してこの選択されたメモ
リセルデータが切換回路２１へ伝達される。切換回路２
１は、優先順位回路２０からは一致検出信号が発生され
ていないことが知らされているため、このセンスアンプ
６から伝達されたメモリセルデータを出力バッファ７０
へ伝達する。これによりデータ出力端子１１へは、メモ
リアレイ５からのメモリセルデータが出力データＤ０〜
Ｄｎとして出力される。

【００３８】今、アドレス信号ビットＡ０〜Ａｎからな
るアドレスが領域２２２のメモリアドレスを指定した場
合を考える。このとき、アドレス一致検出回路９−２は
一致検出信号を出力する。アドレス一致検出回路９−１
はアドレス一致検出信号を発生しない。このとき、優先
順位回路２０は切換回路２１へアドレス一致検出回路９
−２が指定する一致検出信号を優先させる信号を発生す
る。

【００３９】切換回路２１はこの優先順位回路２０から
の優先信号に従って、センスアンプ６からのメモリセル
データを無視し、そこに含まれる論理“１”出力回路を
活性化し、論理“１”のデータを出力バッファ７０へ伝
達する。これにより、データ出力端子１１へは論理
“１”に強制的に設定された出力データＤ０〜Ｄｎが出
力される。

【００４０】アドレス信号ビットＡ０〜Ａｎからなるア
ドレスが領域２２１のメモリアドレスを指定した場合を
考える。このとき、アドレス一致検出回路９−１および
９−２は共にアドレス一致検出信号を発生する。優先順
位回路２０はこのときアドレス一致検出回路９−１から
の一致検出信号を優先させて切換回路２１へ伝達する。
切換回路２１はこの優先順位回路２０からの優先一致検
出信号に従って、センスアンプ６から伝達されたメモリ
セルデータを無視し、論理“０”を出力する回路を活性
化して論理“０”のデータを出力バッファ７０へ与え
る。これにより、データ出力端子１１からはメモリアレ
イ５からのメモリセルデータではなく切換回路２１で発
生された論理“０”のデータが出力データＤ０〜Ｄｎと
して出力される。

【００４１】上述のように、優先順位回路２０で一致検
出信号に優先順位をつけることにより、アドレス領域２
２０の固定データが連続する領域のデータを容易に
“１”から“０”または逆に“０”から“１”へ切換る
ことができる。

【００４２】この構成によれば、領域２２１および２２
２の出力データとしては、メモリセルから読出されたデ
ータではなく、切換回路２１により設定されたデータが
出力されるため、この領域２２１および２２２に含まれ
る欠陥ビットの救済が行なわれる。次に切換回路の具体
的構成について説明する。

【００４３】図３は図１に示すアドレス一致検出回路お
よび優先順位回路の具体的構成の一例を示す図である。

【００４４】図３において、アドレス一致検出回路９−
１はＮＡＮＤ型デコーダの構成を備える。すなわちそこ
に割当てられたアドレス領域に含まれるアドレスが指定
された場合に“Ｌ”となる一致検出信号／ＭＤ１を出力
する。このアドレス一致検出回路９−１は、特定のアド
レス領域を割当てるためのＭＯＳ（絶縁ゲート型電界効
果）トランジスタＱ０１，Ｑ０２…Ｑｎ１およびＱｎ２
を含む。このトランジスタＱ０１〜Ｑｎ２をデプレッシ
ョン型またはエンハンスメント型に設定することにより
アドレス領域の設定が行なわれる。図３においては、ト
ランジスタＱ０１およびＱｎ２がデプレッション型トラ
ンジスタで構成され、トランジスタＱ０２およびＱｎ１
がエンハンスメント型に構成される場合が一例として示
される。トランジスタＱ０１およびＱ０２のゲートへは
それぞれ内部アドレス信号ビットａ０および／ａ０が与
えられる。トランジスタＱｎ１およびＱｎ２のゲートへ
は内部アドレス信号ビットａｎおよび／ａｎがそれぞれ
与えられる。

【００４５】アドレス一致検出回路９−１はさらに、チ
ップイネーブル信号／ＣＥに応答してオン状態となり、
ノードＮ１０を“Ｈ”に充電するｐチャネルＭＯＳトラ
ンジスタＱ１と、チップイネーブル信号／ＣＥに応答し
てノードＮ１０を“Ｌ”にプリチャージするｎチャネル
ＭＯＳトランジスタＱ３と、トランジスタＱ１とノード
Ｎ１０との間に設けられ、負荷抵抗として機能するｐチ
ャネルＭＯＳトランジスタＱ２と、ノードＮ１０の電位
を反転するインバータ回路Ｇ１を含む。トランジスタＱ
２のゲートはたとえば接地電位である電位“Ｌ”に固定
的に接続される。トランジスタＱ１はチップイネーブル
信号／ＣＥが“Ｌ”の活性状態となったときにオン状態
となり、トランジスタＱ３はチップイネーブル信号／Ｃ
Ｅが“Ｈ”の不活性状態となったときにオン状態とな
る。

【００４６】トランジスタＱ０１〜Ｑｎ２のエンハンス
メント型およびデプレッション型のプログラムは、図１
に示すメモリアレイ５におけるメモリセルのデータ書込
工程と同一工程で行なわれる。すなわちメモリアレイ５
におけるメモリセルは１個のメモリトランジスタを備
え、通常エンハンスメント型ＭＯＳトランジスタで構成
される。データ書込時において、書込データに応じてエ
ンハンスメント型トランジスタをデプレッション型トラ
ンジスタにし、メモリトランジスタのしきい値電圧を負
電位に設定することが行なわれる。このメモリアレイ５
におけるメモリセルのデータ書込を行なうためのイオン
注入工程と同一工程でトランジスタＱ０１〜Ｑｎ２のプ
ログラムが行なわれる。

【００４７】メモリアレイ５に含まれるメモリトランジ
スタがすべてエンハンスメント型ＭＯＳトランジスタで
あり、そのしきい値電圧の低しきい値電圧と高しきい値
電圧への調整によりデータの書込みが行なわれる場合に
は、このトランジスタＱ０１〜Ｑｎ２は共にエンハンス
メント型トランジスタで構成され、そのしきい値電圧の
調整がメモリアレイ５に含まれるメモリトランジスタの
しきい値調整のためのイオン注入と同一工程で行なわれ
る。

【００４８】アドレス一致検出回路９−２はこのアドレ
ス一致検出回路９−１と同様の構成を備え、単にそこに
含まれるアドレス領域割当用のトランジスタＱ０１〜Ｑ
ｎ２のタイプが異なるだけである。

【００４９】優先順位回路２０は、アドレス一致検出回
路９−１からの一致検出信号ＭＤ１を反転するインバー
タ回路Ｇ３と、アドレス一致検出回路９−２からの一致
検出信号ＭＤ２とインバータ回路Ｇ３の出力信号とを受
けるＮＯＲ回路Ｇ５と、インバータ回路Ｇ３の出力とＮ
ＯＲ回路Ｇ５の出力とを受けるＮＯＲ回路Ｇ６と、ＮＯ
Ｒ回路Ｇ５の出力を反転するインバータ回路Ｇ４を含
む。ＮＯＲ回路Ｇ６から、特定のアドレス領域内のアド
レスが指定されたことを示しかつメモリセルデータの伝
達を禁止するための信号／ＥＮが出力される。インバー
タ回路Ｇ４から優先順位がつけられた信号／ＥＮ２が出
力される。アドレス一致検出信号／ＭＤ１は優先順位が
つけられた信号／ＥＮ１として出力される。次に動作に
ついて説明する。

【００５０】アドレス一致検出回路９−１へはアドレス
バッファ１からの内部アドレス信号ａ０，／ａ０〜ａ
ｎ，／ａｎが与えられる。トランジスタＱ０１〜Ｑｎ２
はそれぞれプログラムされた状態と与えられたアドレス
信号ビットとに従ってオンまたはオフ状態となる。この
トランジスタＱ０１〜Ｑｎ２のオン／オフ動作を図４を
参照して以下に説明する。

【００５１】図４はアドレス信号ビットＡｎに対するト
ランジスタＱｎ１およびＱｎ２からなる回路の動作を示
す図である。

【００５２】（ｉ）トランジスタＱｎ１がデプレッショ
ン型（Ｄ型）、トランジスタＱｎ２がエンハンスメント
型（Ｅ型）にプログラムされた場合：この場合、トラン
ジスタＱｎ１は常時オン状態であり、トランジスタＱｎ
２が入力されたアドレス信号Ａｎの電位に応じてオン／
オフする。内部アドレス信号ａｎは外部アドレス信号ビ
ットＡｎと同一論理であり、内部アドレス信号ビット／
ａｎは外部アドレス信号ビットＡｎの反転信号である。
したがってアドレス信号Ａｎが“０”のとき、内部アド
レス信号／ａｎが“１”となり、エンハンスメント型ト
ランジスタＱｎ２がオン状態となり、トランジスタＱｎ
１およびＱｎ２が共にオン状態となる。

【００５３】ここで、論理“０”を電位“Ｌ”に、論理
“１”を電位“Ｈ”に対応させている。

【００５４】（ｉｉ）トランジスタＱｎ１がエンハンス
メント型に、トランジスタＱｎ２がデプレッション型に
プログラムされた場合（図３に示す場合）：この場合、
トランジスタＱｎ２は常時オン状態であり、トランジス
タＱｎ１はアドレス信号ビットＡｎが“１”のときにオ
ン状態となる。したがって、アドレス信号ビットＡｎが
“１”のときにこのトランジスタＱｎ１およびＱｎ２が
共にオン状態となる。

【００５５】（ｉｉｉ）トランジスタＱｎ１およびＱｎ
２が共にデプレッション型の場合：この場合、トランジ
スタＱｎ１およびＱｎ２はアドレス信号ビットＡｎの論
理値にかかわらず常時オン状態となる。

【００５６】（ｉｖ）トランジスタＱｎ１およびＱｎ２
が共にエンハンスメント型の場合：この場合、トランジ
スタＱｎ１およびＱｎ２はアドレス信号ビットＡｎの論
理値にかかわらず常に一方がオフ状態となる。したがっ
てこの場合アドレス信号ビットＡｎは任意の状態をとる
ことができる“ｄｏｎ’ｔ ｃａｒｅ（ドントケア）”
状態となる。

【００５７】動作時においては、まずチップイネーブル
信号／ＣＥが“Ｈ”にあり、トランジスタＱ３がオン状
態、トランジスタＱ１がオフ状態にある。この状態にお
いては、ノードＮ１０はトランジスタＱ３を介して
“Ｌ”にプリチャージされる。マスクＲＯＭが動作サイ
クルに入ると、このチップイネーブル信号／ＣＥは活性
状態の“Ｌ”となり、トランジスタＱ３がオフ状態、ト
ランジスタＱ１がオン状態となる。トランジスタＱ１が
オン状態となることにより、ノードＮ１０が“Ｈ”に充
電される。このとき、内部アドレス信号ａ０，／ａ０〜
ａｎとトランジスタＱ０１〜Ｑｎ２のプログラム状態と
に従ってノードＮ１０の電位レベルが“Ｈ”または
“Ｌ”となる。図３に示す構成においてはアドレス信号
ビットＡ１〜Ａｎ−１をドントケア状態とした場合、ト
ランジスタＱ０１およびＱｎ２がデプレッション型であ
り、トランジスタＱ０２およびＱｎ１がエンハンスメン
ト型であるため、アドレス信号ビットＡ０が“１”にあ
りかつアドレス信号ビットＡｎが“０”の場合にのみこ
のデコーダ回路は被選択状態となり、ノードＮ１０の電
位はトランジスタＱ１およびＱ２により充電された
“Ｈ”となる。このとき、インバータ回路Ｇ１から出力
されるアドレス一致検出信号／ＭＤ１は活性状態の
“Ｌ”となる。すなわちこの図３に示す構成において、
アドレス信号ビットＡ０およびＡｎが指定するアドレス
領域は、アドレスＡｎ…Ａ０の“０ｘｘｘ１”（ｘ：任
意）で指定されることになり、このアドレス領域に含ま
れるアドレスが指定された場合に一致検出信号／ＭＤ１
は活性状態の“Ｌ”となる。アドレス一致検出回路９−
２も同様の構成であり、そこに割当てられたアドレス領
域に含まれるアドレスが指定された場合にアドレス一致
検出信号／ＭＤ２が出力される。次に優先順位回路２０
の動作について説明する。

【００５８】まず一致検出信号／ＭＤ１が発生され、一
致検出信号／ＭＤ２が発生されていない場合を考える。
この場合、優先信号／ＥＮ１は“Ｌ”となる。インバー
タ回路Ｇ３はこの“Ｌ”の一致検出信号／ＭＤ１を反転
するためＮＯＲ回路Ｇ５およびＧ６の一方入力へは
“Ｈ”の信号が与えられる。これにより、ＮＯＲ回路Ｇ
５およびＧ６の出力は共に“Ｌ”となる。ＮＯＲ回路Ｇ
６からはある特定のアドレス領域のアドレスが指定され
たことを示す信号／ＥＮが出力される。インバータ回路
Ｇ４からは“Ｈ”の信号／ＥＮ２が出力される。この場
合、アドレス一致検出信号／ＭＤ１に従って予め定めら
れた論理値を有する固定データがメモリセルデータに代
えて出力される。

【００５９】次に一致検出信号／ＭＤ２のみが発生され
た場合を考える。このとき、インバータ回路Ｇ３の出力
は“Ｌ”にある。したがって、ＮＯＲ回路Ｇ５はその両
入力に“Ｌ”の信号を受けるため、“Ｈ”の信号を出力
する。これにより、ＮＯＲ回路Ｇ６からの信号／ＥＮは
“Ｌ”となり、インバータ回路Ｇ４の出力は“Ｌ”とな
る。この場合、一致検出信号／ＭＤ２が指定するアドレ
ス領域に従って、メモリセルデータに代えて予め定めら
れた論理値のデータが出力される。

【００６０】次に一致検出信号／ＭＤ１および／ＭＤ２
が共に発生された場合を考える。このとき、インバータ
回路Ｇ３の出力は“Ｈ”となり、ＮＯＲ回路Ｇ５は一致
検出信号／ＭＤ２の論理レベルにかかわらず“Ｌ”を出
力する。ＮＯＲ回路Ｇ６へはインバータ回路Ｇ３を介し
て“Ｈ”の信号が与えられるため、信号／ＥＮは“Ｌ”
となる。このとき、インバータ回路Ｇ４の出力信号／Ｅ
Ｎ２は“Ｈ”となる。したがって、この場合、一致検出
信号／ＭＤ１が指定するアドレス領域に従って、メモリ
セルデータの置換が行なわれる。この図３に示す構成に
おいては、一致検出信号／ＭＤ１および／ＭＤ２に優先
順位をつけ、優先順位がつけられた信号／ＥＮ１および
／ＥＮ２が出力され、この優先順位がつけられた信号／
ＥＮ１および／ＥＮ２に従ってメモリセルデータの置換
が行なわれている。このとき、一致検出信号／ＭＤ１の
優先順位が一致検出信号／ＭＤ２の優先順位よりも高く
されている。

【００６１】図５は図１に示す切換回路２１の具体的構
成の一例を示す図である。図５において、切換回路２１
は、信号／ＥＮに応答してセンスアンプ６から伝達され
たメモリセルデータの伝達／非伝達を行なう回路ブロッ
ク２１ａと、優先信号／ＥＮ１に応答して、出力バッフ
ァ７０へ“Ｌ”の信号（論理“０”のデータ）を伝達す
る回路部分２１ｂと、優先信号／ＥＮ２に応答して、出
力バッファ７０へ電位“Ｈ”の信号（論理“１”のデー
タ）を出力する回路部分２１ｃを含む。

【００６２】第１の回路部分２１ａは、相補接続され、
それぞれのゲートにセンスアンプ６から読出されたメモ
リセルデータを受けるｐチャネルＭＯＳトランジスタＱ
１６およびｎチャネルＭＯＳトランジスタＱ１７と、ト
ランジスタＱ１６と電源電位Ｖｃｃとの間に設けられ、
信号／ＥＮをインバータ回路Ｇ１を介してそのゲートに
受けるｐチャネルＭＯＳトランジスタＱ１５と、トラン
ジスタＱ１７と接地電位Ｖｓｓとの間に設けられ、その
ゲートに信号／ＥＮを受けるｎチャネルＭＯＳトランジ
スタＱ１８を含む。

【００６３】第２の回路部分２１ｂは、ノードＮ２０に
その一方導通端子が接続され、そのゲートが接地電位Ｖ
ｓｓに接続されるデプレッション型ＭＯＳトランジスタ
Ｑ１１と、ノードＮ２０にその一方導通端子が接続さ
れ、そのゲートが接地電位Ｖｓｓに接続されるエンハン
スメント型ｎチャネルＭＯＳトランジスタＱ１２と、ト
ランジスタＱ１１と電源電位Ｖｃｃとの間に設けられ、
そのゲートに優先信号／ＥＮ１を受けるｐチャネルＭＯ
ＳトランジスタＱ１９と、トランジスタＱ１２と接地電
位Ｖｓｓとの間に設けられ、そのゲートにインバータ回
路Ｇ１２を介して優先信号／ＥＮ１を受けるｎチャネル
ＭＯＳトランジスタＱ２０を含む。

【００６４】第３の回路部分２１ｃは、ノードＮ２０に
その一方導通端子が接続され、そのゲートが接地電位Ｖ
ｓｓに接続されるエンハンスメント型ｎチャネルＭＯＳ
トランジスタＱ１３と、その一方導通端子がノードＮ２
０に接続され、そのゲートが接地電位Ｖｓｓに接続され
るデプレッション型ＭＯＳトランジスタＱ１４と、トラ
ンジスタＱ１３と電源電位Ｖｃｃとの間に接続され、そ
のゲートに優先信号／ＥＮ２を受けるｐチャネルＭＯＳ
トランジスタＱ２１と、トランジスタＱ１４と接地電位
Ｖｓｓとの間に設けられ、そのゲートへインバータ回路
Ｇ１３を介して優先信号／ＥＮ２を受けるエンハンスメ
ント型ｎチャネルＭＯＳトランジスタＱ２２を含む。ノ
ードＮ２０の信号電位はインバータ回路Ｇ１４を介して
出力バッファ７０へ伝達される。

【００６５】トランジスタＱ１１，Ｑ１２，Ｑ１３およ
びＱ１４のエンハンスメント型／デプレッション型のプ
ログラムは、上述のアドレス一致検出回路と同様に、メ
モリ製造工程中に行なわれる。このトランジスタＱ１１
〜Ｑ１４のプログラム状態により、優先信号／ＥＮ１お
よび／ＥＮ２に応じた固定データが出力される。図６
に、第２の回路部分２１ｂに含まれるトランジスタＱ１
１およびＱ１２のプログラム状態とこのときの切換回路
２１からの出力信号との関係を一覧にして示す。

【００６６】図６に示すように、トランジスタＱ１１が
デプレッション型、トランジスタＱ１２がエンハンスメ
ント型にプログラムされた場合、トランジスタＱ１１は
常時オン状態、トランジスタＱ１２は常時オフ状態とな
るため、優先信号／ＥＮ１が発生されたとき、トランジ
スタＱ１９およびＱ１１を介してノードＮ２０は“Ｈ”
に充電され、この切換回路２１からの出力信号は“Ｌ”
（論理“０”）となる。

【００６７】トランジスタＱ１１がエンハンスメント
型、トランジスタＱ１２がデプレッション型にプログラ
ムされた場合、トランジスタＱ１１は常時オフ状態、ト
ランジスタＱ１２が常時オン状態となるため、優先信号
／ＥＮ１が発生された場合、ノードＮ２０はトランジス
タＱ１２およびＱ２０を介して接地電位Ｖｓｓに放電さ
れ、切換回路２１の出力は“Ｈ”（論理“１”）とな
る。このトランジスタＱ１１〜Ｑ１４のエンハンスメン
ト型／デプレッション型のプログラムは、優先信号／Ｅ
Ｎ１および／ＥＮ２が代表するアドレス領域のデータに
応じて決定される。次に動作について簡単に説明する。

【００６８】アドレス一致検出信号が発生された場合、
信号／ＥＮは活性状態の“Ｌ”となる。それにより、ト
ランジスタＱ１５およびＱ１８はオフ状態となり、セン
スアンプ６から伝達されたメモリセルデータの出力バッ
ファ７０への伝達が禁止される。優先信号／ＥＮ１が発
生された場合、この図５に示す構成においては、ノード
Ｎ２０は“Ｈ”に充電される。したがって、優先信号／
ＥＮ２が発生された場合には、トランジスタＱ１４およ
びＱ２２により、ノードＮ２０は“Ｌ”に設定され、切
換回路２１からは“Ｈ”の信号が出力される。

【００６９】一致検出信号が発生されない場合、信号／
ＥＮ，／ＥＮ１および／ＥＮ２はすべて“Ｈ”の不活性
状態にある。このとき、トランジスタＱ１５およびＱ１
８は共にオン状態となり、かつ第１の回路部分２１ｂお
よび第３の回路部分２１ｃは不活性状態となるため、セ
ンスアンプ６から伝達されたメモリセルデータがインバ
ータ回路Ｇ１４を介して出力される。

【００７０】上述の図３に示す回路構成によれば、優先
順位がつけられた信号に従って固定データを出力してい
る。これに代えて、優先順位がつけられた一致検出信号
に従って、有効メモリセルデータが無効領域内に存在す
る場合にも効率的に固定データとメモリセルデータとの
置換を行なうこともできる。

【００７１】図７はこの発明の他の実施例である読出専
用半導体メモリ装置に用いられる優先順位回路２０の具
体的構成の一例を示す図である。図７において、優先順
位回路２０は、アドレス一致検出回路９−１からの一致
検出信号／ＭＤ１を受けるインバータ回路Ｇ３１と、イ
ンバータ回路Ｇ３１の出力をその一方入力に受けるＮＡ
ＮＤ回路Ｇ３４を含む。ＮＡＮＤ回路Ｇ３４の他方入力
へは、エンハンスメント型トランジスタＱ３１およびデ
プレッション型トランジスタＱ３２により決定される固
定データが伝達される。トランジスタＱ３１およびＱ３
２は電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続される。

【００７２】優先順位回路２０はさらに、アドレス一致
検出回路９−２からの一致検出信号ＭＤ２をその一方入
力に受け、その他方入力にインバータ回路Ｇ３１の出力
を受けるＮＯＲ回路Ｇ３２と、ＮＯＲ回路Ｇ３２の出力
はこの一方入力に受けるＮＡＮＤ回路Ｇ３５を含む。Ｎ
ＡＮＤ回路Ｇ３５の他方入力へは、デプレッション型ト
ランジスタＱ３３とエンハンスメント型トランジスタＱ
３４により決定される固定データが与えられる。トラン
ジスタＱ３３およびＱ３４はそれぞれのゲートが接地電
位Ｖｓｓに接続され、かつ電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの間に直列に接続される。

【００７３】優先順位回路２０はさらに、ＮＡＮＤ回路
Ｇ３４の出力とＮＡＮＤ回路Ｇ３５の出力を受けるＮＡ
ＮＤ回路Ｇ３６と、ＮＡＮＤ回路Ｇ３６の出力を受ける
インバータ回路Ｇ３７と、ＮＯＲ回路Ｇ３２の出力を受
けるインバータ回路Ｇ３３を含む。

【００７４】一致検出信号／ＭＤ１はそのまま優先信号
／ＥＮ１として出力される。インバータ回路Ｇ３７から
制御信号／ＥＮが出力され、インバータ回路Ｇ３３から
優先信号／ＥＮ２が出力される。ＮＡＮＤ回路Ｇ３４の
他方入力へは、トランジスタＱ３１およびＱ３２により
“Ｌ”の固定された電位レベルの信号がノードＮ１を介
して与えられる。ＮＡＮＤ回路Ｇ３５の他方入力へは、
トランジスタＱ３３およびＱ３４より“Ｈ”に固定され
たデータがノードＮ２を介して伝達される。したがっ
て、図８に示すように、トランジスタＱ３２およびＱ３
３がデプレッション型であり、トランジスタＱ３１およ
びＱ３４がエンハンスメント型の場合、ＮＡＮＤ回路Ｇ
３４は不活性状態となり、その出力は“Ｈ”となる。一
方、ＮＡＮＤ回路Ｇ３５は活性状態となり、インバータ
回路として動作する。この図７に示す優先順位回路構成
の場合、一致検出信号／ＭＤ１が“Ｌ”となった場合、
ＮＡＮＤ回路Ｇ３４の出力信号は“Ｈ”となる。インバ
ータ回路Ｇ３１からは“Ｈ”の信号が出力されるため、
ＮＯＲ回路Ｇ３２の出力信号は一致検出信号／ＭＤ２の
論理レベルに関わりなく“Ｌ”となる。したがってこの
場合、ＮＡＮＤ回路Ｇ３５の出力は“Ｈ”となるため、
ＮＡＮＤ回路Ｇ３６の出力信号が“Ｌ”となり、信号／
ＥＮは“Ｈ”となる。

【００７５】一致検出信号／ＭＤ２のみが発生された場
合、ＮＯＲ回路Ｇ３２の両入力は“Ｌ”となるため、Ｎ
ＯＲ回路Ｇ３２の出力は“Ｈ”となり、ＮＡＮＤ回路Ｇ
３５の出力は“Ｌ”となる。したがって、ＮＡＮＤ回路
Ｇ３６の出力が“Ｈ”となり、インバータ回路Ｇ３７か
らの信号／ＥＮは“Ｌ”となる。

【００７６】信号／ＥＮはメモリセルデータを出力バッ
ファへ伝達するか否かを決定する信号である。一致検出
信号／ＭＤ１の優先順位は一致検出信号／ＭＤ２よりも
上位である。すなわち、優先信号／ＥＮ１が“Ｌ”の場
合には信号／ＥＮ２は“Ｈ”である。この図７に示す優
先順位回路２０の出力信号／ＥＮ１、／ＥＮおよび／Ｅ
Ｎ２は図５に示す切換回路２１へ伝達される。この図５
に示す切換回路２１において、トランジスタＱ１１をエ
ンハンスメント型にプログラムした場合、第２の回路２
１ｂは不活性状態となる。したがってこの場合、制御信
号／ＥＮおよび／ＥＮ１が発生された場合にはセンスア
ンプ６からのメモリセルデータが出力バッファ７０へ伝
達される。これにより、図１６に示すような未使用領域
１６４内に有効領域１６６が存在する場合において、こ
の有効領域１６６のアドレスが指定されたときには一致
検出信号／ＭＤ１を発生し、未使用領域１６４のアドレ
スが指定された場合には一致検出信号／ＭＤ２を発生す
る構成とすれば、この有効領域１６６のメモリセルの有
効データが切換回路２１を介して出力バッファ７０へ伝
達される。

【００７７】上述の実施例においては、アドレス一致検
出回路が２つ設けられており、この２つのアドレス領域
における優先順位に従って出力データを決定している。
この構成は、３つ以上のアドレス領域にも拡長すること
ができる。

【００７８】図９はこの発明のさらに他の実施例である
マスクＲＯＭに用いられる優先順位回路の構成の一例を
示す図である。図９において、優先順位回路２０は、３
つの一致検出信号／ＭＤ１、／ＭＤ２および／ＭＤ３に
対して優先順位をつけて出力する。この優先順位回路２
０は、一致検出信号／ＭＤ１を受けるインバータ回路Ｃ
５１と、インバータ回路Ｇ５１の出力と一致検出信号／
ＭＤ２の出力を受けるＮＯＲ回路Ｇ５２と、ＮＯＲ回路
Ｇ５２の出力と一致検出信号／ＭＤ３を受けるＮＯＲ回
路Ｇ５５と、インバータ回路Ｇ５１の出力、ＮＯＲ回路
Ｇ５２の出力およびＮＯＲ回路Ｇ５５の出力を受けるＮ
ＯＲ回路Ｇ５３を含む。ＮＯＲ回路Ｇ５３から制御信号
／ＥＮが出力される。ＮＯＲ回路Ｇ５２の出力はインバ
ータ回路Ｇ５４を介して優先信号／ＥＮ２となる。ＮＯ
Ｒ回路Ｇ５５の出力はインバータ回路Ｇ５０を介して優
先信号／ＥＮ３となる。この回路構成は図３に示す優先
順位回路を拡長しただけであり、優先順位が一致検出信
号／ＭＤ１、一致検出信号／ＭＤ２および一致検出信号
／ＭＤ３の順につけられる。すなわち、一致検出信号／
ＭＤ１が出力された場合に、優先信号／ＥＮ１と制御信
号／ＥＮが残りの一致検出信号／ＭＤ２および／ＭＤ３
の真為状態に関わりなく発生される。

【００７９】一致検出信号／ＭＤ１が発生されず、一致
検出信号／ＭＤ２が発生された場合には、制御信号／Ｅ
Ｎと優先信号／ＥＮ２が発生される。

【００８０】一致検出信号／ＭＤ３のみが発生された場
合には、制御信号／ＥＮと優先信号／ＥＮ３が発生され
る。

【００８１】図９に示す優先順位の回路構成の場合、図
１０に示すように、メモリ領域３００において領域３０
１がメモリ領域３０２を含み、かつメモリ領域３０２が
メモリ領域３０３を含む場合にも容易に対処することが
できる。すなわち、メモリ領域３０３に対して一致検出
信号／ＭＤ１を、メモリ領域３０２に対して一致検出信
号／ＭＤ２を、メモリ領域３０１に対して一致検出信号
／ＭＤ３を対応させれば、この３つの領域３０１，３０
２および３０３の出力データを、容易に所望の固定デー
タに設定することができる。この場合、図７に示す優先
順位回路を拡長すれば、この３つの領域３０１，３０２
および３０３に対応して出力されるデータを、所定の固
定データ、およびメモリセルから読出されたデータのい
ずれか一方に設定することもできる。

【００８２】図１１は図７に示す優先順位回路の３つの
領域に拡長した場合の構成を示す図である。図１１にお
いて、図７に示す回路素子と対応する部分には同一の参
照番号を付す。図１１に示す優先順位回路２０は、図７
に示す優先順位回路２０に加えて、さらにＮＯＲゲート
Ｇ３２の出力と一致検出信号／ＭＤ３を受けるＮＯＲゲ
ート回路Ｇ６５と、トランジスタＱ５４およびＱ５５に
より設定される固定データをその一方入力に受け、その
他方入力にＮＯＲ回路Ｇ６５の出力を受けるＮＡＮＤ回
路Ｇ６７と、ＮＯＲ回路Ｇ６５の出力を反転するインバ
ータ回路Ｇ６８を含む。インバータ回路Ｇ６８から優先
信号／ＥＮ３が発生される。ＮＡＮＤ回路Ｇ６７の出力
は３入力ＮＡＮＤ回路Ｇ６６へ与えられる。この３入力
ＮＡＮＤ回路Ｇ６６はＮＡＮＤ回路Ｇ３４、およびＧ３
５の出力をもまた受ける。

【００８３】トランジスタＱ５４およびＱ５５はそれぞ
れデプレッション型およびエンハンスメント型にプログ
ラムされ、これによりＮＡＮＤ回路Ｇ６７の一方入力へ
は“Ｈ”の固定データが伝達されるため、ＮＡＮＤ回路
Ｇ６７はインバータとして機能する。

【００８４】図１１に示す優先順位回路２０の構成にお
いては、一致検出信号／ＭＤ１が出力された場合、優先
信号／ＥＮ１が発生されかつ信号／ＥＮは残りの一致検
出信号／ＭＤ２および／ＭＤ３の状態にかかわらず
“Ｌ”となる。

【００８５】一致検出信号／ＭＤ１が発生されず、一致
検出信号／ＭＤ２が発生された場合、ＮＡＮＤ回路Ｇ３
５の出力は“Ｌ”となるため、ＮＡＮＤ回路Ｇ６６の出
力は“Ｈ”となり、制御信号／ＥＮはインバータ回路Ｇ
３７により“Ｌ”となる。このときインバータ回路Ｇ３
３により“Ｌ”の信号／ＥＮ２が発生される。

【００８６】優先信号／ＥＮ３は、ＮＯＲ回路Ｇ６５の
一方入力へＮＯＲ回路Ｇ３２より“Ｈ”の信号が伝達さ
れるため、“Ｈ”の不活性状態となる。

【００８７】一致検出信号／ＭＤ３のみが発生された場
合には、ＮＯＲ回路Ｇ６５の出力が“Ｈ”となり、ＮＡ
ＮＤ回路Ｇ６７の出力信号が“Ｌ”となり、応じてＮＡ
ＮＤ回路Ｇ６６の出力が“Ｈ”となる。これにより制御
信号／ＥＮが発生される。また優先信号／ＥＮ３はイン
バータ回路Ｇ６３により“Ｌ”の活性状態とされる。こ
の構成によれば、一致検出信号／ＭＤ１が発生された場
合には制御信号／ＥＮが不活性状態になるため、このア
ドレス一致検出信号／ＭＤ１が指定するアドレス領域が
指定された場合にはメモリセルデータが出力される。

【００８８】この図９および図１１に示す回路構成はさ
らに多くの領域に対応するように拡長することもでき
る。この回路構成は、図１０に示すように、メモリ領域
３０１内にメモリ領域３０２が含まれかつさらに領域３
０３が含まれる場合に限らず、メモリ領域３０１内に領
域３０２と領域３０３とが並列に存在する場合にも適用
可能である。この場合の並列に存在するアドレス領域は
同一の優先順位を持つことになる。しかしながら、これ
らのアドレス領域に対しては、同時に一致検出信号が発
生されないため、この図９または図１１に示す回路構成
をそのまま適用することができる。

【００８９】さらに上述の実施例すべてにおいては制御
信号／ＥＮおよび優先信号／ＥＮ１等に従って、この出
力バッファへ伝達されるデータビットをすべて設定して
いる。この場合、図１２に示すように各出力データビッ
ト毎にデータの置換および／またはメモリセルデータの
読出しを行なう構成とすることもできる。

【００９０】図１２はこの発明のさらに他の実施例であ
るマスクＲＯＭの全体の構成を概略的に示す図である。
図１２においては、出力データが１６ビットからなる場
合を示す。この１６ビットの出力データＤ０〜Ｄ１５そ
れぞれに対応してメモリアレイ５は１６個のメモリアレ
イブロック♯１〜♯１６に分割される。各メモリブロッ
ク♯１〜♯１６からそれぞれ１ビットが並列に出力され
る。切換回路２１は、各メモリブロック♯１〜♯１６そ
れぞれに対応して設けられる切換回路ＳＷ１〜ＳＷ１６
を含む。これらの切換回路ＳＷ１〜ＳＷ１６それぞれに
対して切換動作を制御するために優先順位ブロック５０
０も同様に各ビット毎に切換信号発生回路を含む。この
場合、アドレス一致検出回路は各ビット毎に設ける構成
であってもよく、また複数のメモリブロックに対して共
通に一致検出回路が設けられる構成であってもよい。

【００９１】出力バッファ７０は、各ビットＤ０〜Ｄ１
５に対して設けられるバッファ回路ＯＢ１〜ＯＢ１６を
含む。

【００９２】この構成とすれば、各メモリブロック毎に
固定データの設定およびメモリアレイ５からのメモリセ
ルデータの選択的通過を独立に行なうことができ、さら
にデータ置換の自由度が増大し、効率的なデータの置換
および欠陥ビットの救済が可能となる。

【００９３】さらに、メモリアドレス領域において、デ
ータが連続する領域が分散して配置される場合、これら
の領域をメモリ空間内で連続するメモリ領域に置換する
こともできる。すなわち、図１３（ａ）に示すように、
メモリ領域空間７００において、メモリ領域７０１およ
び７０２がそれぞれ“１”または“０”のデータが連続
して配置された領域の場合、それらの領域７０１および
７０２に対するアドレス信号を入換え、図１３（ｂ）に
示すようにメモリ領域７００内の領域７１０および７１
１に配置する。この領域７０１、７０２および７１０、
７１１は実際のメモリアレイ内の物理的メモリ位置を示
していてもよく、またメモリアドレス空間内におけるア
ドレス領域を示していてもよい。

【００９４】すなわち、マスクＲＯＭ内部で、アドレス
スクランブル回路に従ってアドレス信号を入換えること
により、データが“１”または“０”が連続するアドレ
ス領域を形成し、これらのスクランブルをかけられたア
ドレス領域に対して本実施例によるデータ置換を行なう
回路を適用することにより、より効率的なデータの置換
を行なうことができる。この場合、効果的なデータ配列
を作成するためには、予め計算機でデータ処理を行な
い、かつアドレス変換などのデータ処理を行なう。この
データ処理に従って、アドレスのスクランブルが行なわ
れる。このスクランブル回路は、アドレスバッファの前
段または出力段に設けられるが、このスクランブル回路
はまた上述のようなエンハンスメント型またはデプレッ
ション型のトランジスタを用いてプログラム可能な構成
とされる。このとき、アドレス一致検出回路へはスクラ
ンブルがかけられた後のアドレス信号が伝達される。

【００９５】

【発明の効果】以上のように第１および第２の発明によ
れば、複数のアドレス一致検出回路を設け、この複数の
アドレス一致検出回路からの一致検出信号に優先順位を
つけ、この優先順位に従って出力データの設定を行なっ
ているため、連続データ領域がどのような形状を有して
いても、データの置換を効率的にかつ容易に実行するこ
とができ、欠陥ビットの救済領域を大幅に増大させるこ
とができ、歩留りの高い読出専用半導体メモリ装置を得
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である読出専用半導体メモ
リ装置の全体の構成を概略的に示す図である。

【図２】図１に示す読出専用半導体メモリ装置のデータ
置換動作を説明するための図である。

【図３】図１に示すアドレス一致検出回路および優先順
位回路の具体的構成の一例を示す図である。

【図４】図３に示すアドレス一致検出回路の動作を一覧
にして示す図である。

【図５】図１に示す切換回路の具体的構成の一例を示す
図である。

【図６】図５に示す切換回路の動作を一覧にして示す図
である。

【図７】図１に示す優先順位回路の他の構成例を示す図
である。

【図８】図７に示す優先順位回路の動作を一覧にして示
す図である。

【図９】図７に示す優先順位回路を３つのアドレス領域
に拡長した際の構成を示す図である。

【図１０】図９に示す優先順位回路の動作を説明するた
めの図である。

【図１１】図７に示す優先順位回路を３つのアドレス領
域に拡長した際の構成を示す図である。

【図１２】この発明の他の実施例である読出専用半導体
メモリ装置の全体の構成を概略的に示す図である。

【図１３】この発明のさらに他の実施例である読出専用
半導体メモリ装置の動作を説明するための図である。

【図１４】従来のマスクＲＯＭにおけるビットマッピン
グの一例を示す図である。

【図１５】従来のマスクＲＯＭの全体の構成を概略的に
示す図である。

【図１６】従来のマスクＲＯＭの冗長回路が有する問題
点を説明するための図である。

【図１７】図１５に示す従来のマスクＲＯＭのさらに別
の問題点を説明するための図である。

【符号の説明】

１ アドレスバッファ ２ Ｘデコーダ ３ Ｙデコーダ ４ Ｙゲート ５ メモリアレイ ６ センスアンプ ９−１〜９−ｋ アドレス一致検出回路 ２０ 優先順位回路 ２１ 切換回路 ７０ 出力バッファ １０ アドレス入力端子 １１ データ出力端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたアドレス信号が指定するメモ
   リセルが記憶するデータをデータ出力端子へ伝達する読
   出専用半導体メモリ装置であって、前記読出専用半導体
   メモリ装置は予め定められたアドレス空間を備え、各々
   に前記予め定められたアドレス空間における予め定めら
   れたアドレス領域が割当てられ、かつ入力アドレス信号
   を受け、前記入力アドレス信号が該割当てられたアドレ
   ス領域に含まれているとき一致検出信号を発生する複数
   の一致検出手段、前記複数の一致検出手段の出力に結合
   され、発生された一致検出信号に優先順位をつける優先
   順位手段、および前記優先順位手段からの優先順位のつ
   けられた一致検出信号に応答して、前記データ出力端子
   を予め定められた電位レベルに設定する切換手段を備え
   る、読出専用半導体メモリ装置。
2. 【請求項２】 複数のメモリセルからなるアレイを含
   み、与えられたアドレス信号が指定するメモリセルを前
   記アレイから選択し、該選択されたメモリセルが記憶す
   るデータをデータ出力端子を介して出力する読出専用半
   導体メモリ装置であって、前記読出専用半導体メモリ装
   置は予め定められたアドレス空間を備え、各々に前記ア
   ドレス空間における予め定められたアドレス領域が割当
   てられ、かつ入力アドレス信号を受け、前記入力アドレ
   ス信号が該割当てられたアドレス領域に含まれるとき一
   致検出信号を発生する複数の一致検出手段、前記複数の
   一致検出手段の出力に結合され、発生された一致検出信
   号に優先順位をつけて出力する優先順位手段、および前
   記優先順位手段からの出力信号に応答して、前記データ
   出力端子へ予め定められた電位レベルのデータと前記読
   出されたメモリセルのデータのいずれか一方を選択的に
   伝達する切換手段を備える、読出専用半導体メモリ装
   置。