JP2632753B2 - 読出専用半導体メモリ装置 - Google Patents
読出専用半導体メモリ装置Info
- Publication number
- JP2632753B2 JP2632753B2 JP3100749A JP10074991A JP2632753B2 JP 2632753 B2 JP2632753 B2 JP 2632753B2 JP 3100749 A JP3100749 A JP 3100749A JP 10074991 A JP10074991 A JP 10074991A JP 2632753 B2 JP2632753 B2 JP 2632753B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- signal
- data
- match detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】この発明は読出専用半導体メモリ
装置(ROM)に関し、特に、マスクROMにおける欠
陥ビットを救済するための構成に関する。
装置(ROM)に関し、特に、マスクROMにおける欠
陥ビットを救済するための構成に関する。
【0002】
【従来の技術】半導体メモリ装置の1つに固定データを
記憶する読出専用半導体メモリ装置(以下、単にROM
と称す)がある。ROMは、1ビットが1トランジスタ
で構成されるため、高集積化に適した構造を有し、かつ
ビット単価が安いという特徴を備えており、各種用途に
おいて幅広く用いられている。
記憶する読出専用半導体メモリ装置(以下、単にROM
と称す)がある。ROMは、1ビットが1トランジスタ
で構成されるため、高集積化に適した構造を有し、かつ
ビット単価が安いという特徴を備えており、各種用途に
おいて幅広く用いられている。
【0003】ROMを効果的に利用するため、一般に、
そのメモリ空間(アドレス空間)のすべてに有効データ
が書込まれる。しかしながら、その用途によってはRO
Mのメモリ空間の一部が未使用(または未定義)状態と
される。このような例としては、日本工業規格に従った
漢字キャラクタジェネレータがある。
そのメモリ空間(アドレス空間)のすべてに有効データ
が書込まれる。しかしながら、その用途によってはRO
Mのメモリ空間の一部が未使用(または未定義)状態と
される。このような例としては、日本工業規格に従った
漢字キャラクタジェネレータがある。
【0004】図14は上述の漢字キャラクタジェネレー
タに用いられるROMのメモリ空間のマッピングを示す
図である。図14において、ROMのメモリ空間100
は、有効データが書込まれる領域101および103
と、未定義領域102とを含む。日本工業規格に従った
漢字キャラクタのコード割当においては、Xアドレスを
示す第1バイト(区)とYアドレスを示す第2バイト
(点)で1つの漢字キャラクタが定義される。この場
合、第8区ないし第15区は未定義状態である。
タに用いられるROMのメモリ空間のマッピングを示す
図である。図14において、ROMのメモリ空間100
は、有効データが書込まれる領域101および103
と、未定義領域102とを含む。日本工業規格に従った
漢字キャラクタのコード割当においては、Xアドレスを
示す第1バイト(区)とYアドレスを示す第2バイト
(点)で1つの漢字キャラクタが定義される。この場
合、第8区ないし第15区は未定義状態である。
【0005】マスクROMにおいては、製造時にデータ
の書込みが行なわれる。このため、未定義領域(または
未使用領域)には論理“0”または“1”の所定の論理
のデータが書込まれる。
の書込みが行なわれる。このため、未定義領域(または
未使用領域)には論理“0”または“1”の所定の論理
のデータが書込まれる。
【0006】経済性の観点から、図14に示すマッピン
グを有するROMと、この未定義領域102に有効デー
タを書込んだROMとを同一チップで実現するため、領
域102のアドレスが指定されたときには論理“0”ま
たは“1”の所定の論理レベルのデータを出力する冗長
回路を備えたマスクROMが提案されている。このよう
なマスクROMの一例は、特公昭63−53639号公
報および特公昭64−5397号公報に示されている。
グを有するROMと、この未定義領域102に有効デー
タを書込んだROMとを同一チップで実現するため、領
域102のアドレスが指定されたときには論理“0”ま
たは“1”の所定の論理レベルのデータを出力する冗長
回路を備えたマスクROMが提案されている。このよう
なマスクROMの一例は、特公昭63−53639号公
報および特公昭64−5397号公報に示されている。
【0007】図15は従来のマスクROMの全体の構成
を概略的に示す図である。図15において、マスクRO
Mは、行および列からなるマトリックス状に配列された
複数のメモリセルを備えるメモリアレイ5と、アドレス
入力端子10に与えられるアドレス信号を波形整経しか
つ増幅して内部アドレス信号を発生するアドレスバッフ
ァ1と、アドレスバッファ1からの内部行アドレス信号
をデコードしてメモリアレイ5の行を選択するXデコー
ダ2と、アドレスバッファ1からの内部列アドレス信号
をデコードして、メモリアレイ5の列を選択するための
信号を発生するYデコーダ3と、Yデコーダ3からの列
選択信号に応答してメモリアレイ5の対応の列をセンス
アンプ6へ接続するYゲート4を含む。アドレス入力端
子10へ与えられるアドレス信号はアドレスビットA0
〜Anを含む。通常、ROMにおいては、メモリアレイ
5から1ワードのビットのデータが読出されるため、Y
デコーダ3から出力される列選択信号はメモリアレイ5
の複数列を指定する。センスアンプ6は、Yゲート4に
より選択されたメモリセルのデータを検知し増幅する。
を概略的に示す図である。図15において、マスクRO
Mは、行および列からなるマトリックス状に配列された
複数のメモリセルを備えるメモリアレイ5と、アドレス
入力端子10に与えられるアドレス信号を波形整経しか
つ増幅して内部アドレス信号を発生するアドレスバッフ
ァ1と、アドレスバッファ1からの内部行アドレス信号
をデコードしてメモリアレイ5の行を選択するXデコー
ダ2と、アドレスバッファ1からの内部列アドレス信号
をデコードして、メモリアレイ5の列を選択するための
信号を発生するYデコーダ3と、Yデコーダ3からの列
選択信号に応答してメモリアレイ5の対応の列をセンス
アンプ6へ接続するYゲート4を含む。アドレス入力端
子10へ与えられるアドレス信号はアドレスビットA0
〜Anを含む。通常、ROMにおいては、メモリアレイ
5から1ワードのビットのデータが読出されるため、Y
デコーダ3から出力される列選択信号はメモリアレイ5
の複数列を指定する。センスアンプ6は、Yゲート4に
より選択されたメモリセルのデータを検知し増幅する。
【0008】ROMはさらに、アドレスバッファ1から
の内部アドレス信号を受け、該内部アドレス信号がメモ
リアレイ5の特定の領域に含まれるアドレスを指定して
いるか否かを判別するアドレス一致検出回路9と、アド
レス一致検出回路9からの検出信号に応答して、データ
出力端子11に伝達されるデータをセンスアンプ6から
出力されメモリセルデータおよび予め定められた論理レ
ベルのデータのいずれかに設定する出力回路7を含む。
一致検出回路9は、メモリアレイ5の特定のメモリ領域
を示すアドレス信号(領域アドレス信号)を記憶してお
り、アドレスバッファ1からの内部アドレス信号との一
致/不一致を検出する。出力回路7は図に示さないが所
定レベル固定回路を含んでおり、アドレス一致検出回路
9から一致検出信号が発生された場合この所定レベル固
定回路が活性化され、出力端子11の電位レベルを所定
の電位に設定する。
の内部アドレス信号を受け、該内部アドレス信号がメモ
リアレイ5の特定の領域に含まれるアドレスを指定して
いるか否かを判別するアドレス一致検出回路9と、アド
レス一致検出回路9からの検出信号に応答して、データ
出力端子11に伝達されるデータをセンスアンプ6から
出力されメモリセルデータおよび予め定められた論理レ
ベルのデータのいずれかに設定する出力回路7を含む。
一致検出回路9は、メモリアレイ5の特定のメモリ領域
を示すアドレス信号(領域アドレス信号)を記憶してお
り、アドレスバッファ1からの内部アドレス信号との一
致/不一致を検出する。出力回路7は図に示さないが所
定レベル固定回路を含んでおり、アドレス一致検出回路
9から一致検出信号が発生された場合この所定レベル固
定回路が活性化され、出力端子11の電位レベルを所定
の電位に設定する。
【0009】ROMはさらに、外部から与えられるチッ
プイネーブル信号/CEおよびアウトプットイネーブル
信号/OEを受け、各種内部制御信号を発生する制御回
路8を含む。通常、アドレスバッファ1はスタティック
型回路で構成されており、アドレスバッファ1は外部か
ら与えられるアドレス信号ビットA0〜Anに従って内
部アドレス信号を発生している。制御回路8は、センス
アンプ6の活性化タイミングおよび出力回路7のデータ
出力タイミングを規定する内部制御信号を発生する。セ
ンスアンプ6の活性化タイミングは、チップイネーブル
信号/CEにより決定され、出力回路7のデータ出力タ
イミングはアウトプットイネーブル信号/OEに従って
決定される。次に動作について説明する。
プイネーブル信号/CEおよびアウトプットイネーブル
信号/OEを受け、各種内部制御信号を発生する制御回
路8を含む。通常、アドレスバッファ1はスタティック
型回路で構成されており、アドレスバッファ1は外部か
ら与えられるアドレス信号ビットA0〜Anに従って内
部アドレス信号を発生している。制御回路8は、センス
アンプ6の活性化タイミングおよび出力回路7のデータ
出力タイミングを規定する内部制御信号を発生する。セ
ンスアンプ6の活性化タイミングは、チップイネーブル
信号/CEにより決定され、出力回路7のデータ出力タ
イミングはアウトプットイネーブル信号/OEに従って
決定される。次に動作について説明する。
【0010】アドレス一致検出回路9には、予めメモリ
アレイ5の特定のメモリ領域(すなわちアドレス領域)
を示す領域アドレス信号がプログラムされる。アドレス
バッファ1は、アドレス入力端子10へ与えられた外部
アドレス信号ビットA0〜Anから内部アドレス信号を
発生する。内部アドレス信号は、内部行アドレス信号お
よび内部列アドレス信号を含む。
アレイ5の特定のメモリ領域(すなわちアドレス領域)
を示す領域アドレス信号がプログラムされる。アドレス
バッファ1は、アドレス入力端子10へ与えられた外部
アドレス信号ビットA0〜Anから内部アドレス信号を
発生する。内部アドレス信号は、内部行アドレス信号お
よび内部列アドレス信号を含む。
【0011】Xデコーダ2は、アドレスバッファ1から
の内部行アドレス信号をデコードし、メモリアレイ5か
ら対応の行を選択する。それにより、メモリアレイ5に
おいて、選択された行に接続されるメモリセルが対応の
列に接続される。このXデコーダ2による行選択動作と
並行して、Yデコーダ3が、アドレスバッファ1からの
内部列アドレス信号をデコードして列選択信号を発生す
る。Yゲート4は、この列選択信号に応答してメモリア
レイ5の対応の列をセンスアンプ6へ接続する。
の内部行アドレス信号をデコードし、メモリアレイ5か
ら対応の行を選択する。それにより、メモリアレイ5に
おいて、選択された行に接続されるメモリセルが対応の
列に接続される。このXデコーダ2による行選択動作と
並行して、Yデコーダ3が、アドレスバッファ1からの
内部列アドレス信号をデコードして列選択信号を発生す
る。Yゲート4は、この列選択信号に応答してメモリア
レイ5の対応の列をセンスアンプ6へ接続する。
【0012】メモリアレイ5において、Yゲート4の列
選択動作時点においては、各列の電位は関連のメモリセ
ルが記憶するデータに応じて変化している。センスアン
プ6は、Yゲート4により選択された列上の信号電位を
検知し増幅する。センスアンプ6で検知、増幅されたメ
モリセルのデータは出力回路7へ伝達される。
選択動作時点においては、各列の電位は関連のメモリセ
ルが記憶するデータに応じて変化している。センスアン
プ6は、Yゲート4により選択された列上の信号電位を
検知し増幅する。センスアンプ6で検知、増幅されたメ
モリセルのデータは出力回路7へ伝達される。
【0013】アドレス信号ビットA0〜Anが、アドレ
ス一致検出回路9に記憶されたアドレス領域内のアドレ
スを指定している場合、アドレス一致検出回路9は一致
検出信号を発生する。出力回路7は、このアドレス一致
検出信号が発生されたとき、そこに含まれる所定レベル
固定回路を活性化し、かつセンスアンプ6から伝達され
たメモリセルのデータを無視し、データ出力端子11の
電位レベルを論理“1”または“0”の予め定められた
論理に設定する。このとき、出力データD0〜Dnはデ
ータ“1…1”または“0…0”となる。
ス一致検出回路9に記憶されたアドレス領域内のアドレ
スを指定している場合、アドレス一致検出回路9は一致
検出信号を発生する。出力回路7は、このアドレス一致
検出信号が発生されたとき、そこに含まれる所定レベル
固定回路を活性化し、かつセンスアンプ6から伝達され
たメモリセルのデータを無視し、データ出力端子11の
電位レベルを論理“1”または“0”の予め定められた
論理に設定する。このとき、出力データD0〜Dnはデ
ータ“1…1”または“0…0”となる。
【0014】アドレス一致検出回路9が一致検出信号を
発生しない場合、出力回路7はそこに含まれる所定レベ
ル固定回路を不活性状態とし、センスアンプ6から伝達
されたメモリセルデータをデータ出力端子11へ伝達す
る。
発生しない場合、出力回路7はそこに含まれる所定レベ
ル固定回路を不活性状態とし、センスアンプ6から伝達
されたメモリセルデータをデータ出力端子11へ伝達す
る。
【0015】上述の構成によりアドレス一致検出回路9
が指定するメモリ空間(またはアドレス領域)の記憶デ
ータをすべて論理“1”または“0”に変更することが
できる。
が指定するメモリ空間(またはアドレス領域)の記憶デ
ータをすべて論理“1”または“0”に変更することが
できる。
【0016】この図15に示すROMの構成は、メモリ
アレイ5が構成するメモリ空間のうち任意の領域をすべ
て論理“0”または“1”のデータを記憶する領域に変
更することができる。この構成をマスクROMの欠陥ビ
ット救済用の冗長回路に適用した例が、堀田等による、
電子情報通信学会技術研究報告、第88巻第125の1
988年7月発行の第13頁ないし第18頁の「バンク
選択技術を用いた高密度マスクROMメモリセルおよび
マスクROMの新冗長技術」に示されている。
アレイ5が構成するメモリ空間のうち任意の領域をすべ
て論理“0”または“1”のデータを記憶する領域に変
更することができる。この構成をマスクROMの欠陥ビ
ット救済用の冗長回路に適用した例が、堀田等による、
電子情報通信学会技術研究報告、第88巻第125の1
988年7月発行の第13頁ないし第18頁の「バンク
選択技術を用いた高密度マスクROMメモリセルおよび
マスクROMの新冗長技術」に示されている。
【0017】堀田等は、すべて“0”またはすべて
“1”のデータが連続するメモリ領域のアドレスが指定
されたとき、メモリセルの読出データを無効とし、予め
プログラムされた“0”または“1”のデータを直接出
力する。この冗長回路構成に従えば、アドレス一致検出
回路が記憶するメモリ領域の欠陥ビットが救済。堀田等
は、2Kバイト以上連続したすべて“0”またはすべて
“1”のデータの領域のデータをこの回路を用いて予め
プログラムされたデータで置換すれば、16Mビットマ
スクROMにおいて約5%の歩留りの向上が期待できる
と述べている。
“1”のデータが連続するメモリ領域のアドレスが指定
されたとき、メモリセルの読出データを無効とし、予め
プログラムされた“0”または“1”のデータを直接出
力する。この冗長回路構成に従えば、アドレス一致検出
回路が記憶するメモリ領域の欠陥ビットが救済。堀田等
は、2Kバイト以上連続したすべて“0”またはすべて
“1”のデータの領域のデータをこの回路を用いて予め
プログラムされたデータで置換すれば、16Mビットマ
スクROMにおいて約5%の歩留りの向上が期待できる
と述べている。
【0018】堀田等はまた、マスクROMの大容量化に
伴ってすべて“0”またはすべて“1”のデータが連続
する領域が増大する傾向にあり、16MビットマスクR
OMではこのようなデータ連続領域が約100Kバイト
となることをも示している。
伴ってすべて“0”またはすべて“1”のデータが連続
する領域が増大する傾向にあり、16MビットマスクR
OMではこのようなデータ連続領域が約100Kバイト
となることをも示している。
【0019】
【発明が解決しようとする課題】上述のようなマスクR
OMの構成を用いれば、図14に示すように連続領域1
02に対する“0”または“1”データの置換を容易に
実現することができる。
OMの構成を用いれば、図14に示すように連続領域1
02に対する“0”または“1”データの置換を容易に
実現することができる。
【0020】しかしながら、たとえば図16に示すよう
に、すべて“1”のデータが記憶された領域152の途
中にその反対のデータすなわち“0”のデータが格納さ
れた領域154が存在する場合、有効にこのデータの置
換を行なうことができない。これは、領域152がすべ
て“0”のデータを記憶しており、領域154がすべて
“0”のデータを記憶している場合も同様である。
に、すべて“1”のデータが記憶された領域152の途
中にその反対のデータすなわち“0”のデータが格納さ
れた領域154が存在する場合、有効にこのデータの置
換を行なうことができない。これは、領域152がすべ
て“0”のデータを記憶しており、領域154がすべて
“0”のデータを記憶している場合も同様である。
【0021】さらに図17に示すようにメモリ空間16
0において有効領域(有効データを記憶する領域)16
2、166および168が存在しても、未使用領域16
4の中に有効領域166および168が含まれる場合に
おいても有効なデータ置換を行なうことができないとい
う問題が生じる。この図17に示すようなマッピングを
備える場合、未使用領域164を領域A,B,C,Dお
よびEの5つの領域に分割し、このそれぞれの領域に対
してアドレスの一致検出を行なう必要があり、効率的な
データ置換を簡易な回路構成で行なうことができない。
0において有効領域(有効データを記憶する領域)16
2、166および168が存在しても、未使用領域16
4の中に有効領域166および168が含まれる場合に
おいても有効なデータ置換を行なうことができないとい
う問題が生じる。この図17に示すようなマッピングを
備える場合、未使用領域164を領域A,B,C,Dお
よびEの5つの領域に分割し、このそれぞれの領域に対
してアドレスの一致検出を行なう必要があり、効率的な
データ置換を簡易な回路構成で行なうことができない。
【0022】さらに、通常、マスクROMの出力データ
は複数ビットから構成されている。この場合、データ出
力端子すなわちメモリブロック毎に“1”、“0”が連
続するアドレス領域が異なる場合には、上述の冗長構成
ではデータ置換は行なわれないことになる。また、マス
クROMのデータが16ビットの場合、16ビットデー
タと8ビットデータが格納される場合がある。8ビット
データが必要とされる場合、各メモリブロックにおいて
無効領域を構成するアドレス領域が異なる。この場合に
おいても、上述の従来の冗長構成では有効なデータ置換
を行なうことができなくなる。
は複数ビットから構成されている。この場合、データ出
力端子すなわちメモリブロック毎に“1”、“0”が連
続するアドレス領域が異なる場合には、上述の冗長構成
ではデータ置換は行なわれないことになる。また、マス
クROMのデータが16ビットの場合、16ビットデー
タと8ビットデータが格納される場合がある。8ビット
データが必要とされる場合、各メモリブロックにおいて
無効領域を構成するアドレス領域が異なる。この場合に
おいても、上述の従来の冗長構成では有効なデータ置換
を行なうことができなくなる。
【0023】すなわち、従来のマスクROMの冗長構成
では、すべて“0”またはすべて“1”データが連続す
る領域に対してのみ所定データへの置換を行なっている
ため、そのデータの記憶領域に応じて柔軟にデータの置
換を行なうことができず、大幅な歩留り向上を得ること
ができないという問題があった。
では、すべて“0”またはすべて“1”データが連続す
る領域に対してのみ所定データへの置換を行なっている
ため、そのデータの記憶領域に応じて柔軟にデータの置
換を行なうことができず、大幅な歩留り向上を得ること
ができないという問題があった。
【0024】それゆえ、この発明の目的は上述のような
従来のマスクROMの冗長回路の有する欠点を除去し、
データ置換を効率的に行なうことのできる読出専用半導
体メモリ装置を提供することである。
従来のマスクROMの冗長回路の有する欠点を除去し、
データ置換を効率的に行なうことのできる読出専用半導
体メモリ装置を提供することである。
【0025】この発明の他の目的は欠陥ビット救済をよ
り効果的に行なうことのできる読出専用半導体メモリ装
置を提供することである。
り効果的に行なうことのできる読出専用半導体メモリ装
置を提供することである。
【0026】この発明のさらに他の目的は、製品歩留り
を大幅に向上することのできる読出専用半導体メモリ装
置を提供することである。
を大幅に向上することのできる読出専用半導体メモリ装
置を提供することである。
【0027】
【課題を解決するための手段】第1の発明に係る読出専
用半導体メモリ装置は、複数のアドレス一致検出回路
と、これらの複数のアドレス一致検出回路からの一致検
出信号に優先順位をつける優先順位回路とを含む。複数
のアドレス一致検出回路の各々にはROMアドレス空間
の特定のアドレス領域が割当てられる。各アドレス一致
検出回路は、入力されたアドレス信号がそこに割当てら
れたアドレス領域に含まれるメモリアドレスを指定して
いるときに一致検出信号を出力する。
用半導体メモリ装置は、複数のアドレス一致検出回路
と、これらの複数のアドレス一致検出回路からの一致検
出信号に優先順位をつける優先順位回路とを含む。複数
のアドレス一致検出回路の各々にはROMアドレス空間
の特定のアドレス領域が割当てられる。各アドレス一致
検出回路は、入力されたアドレス信号がそこに割当てら
れたアドレス領域に含まれるメモリアドレスを指定して
いるときに一致検出信号を出力する。
【0028】第1の発明に係る読出専用半導体メモリ装
置はさらに、優先順位回路の出力信号に応答して、予め
定められた論理のデータビットをデータ出力端子へ伝達
するための切換回路を含む。
置はさらに、優先順位回路の出力信号に応答して、予め
定められた論理のデータビットをデータ出力端子へ伝達
するための切換回路を含む。
【0029】第2の発明に係る読出専用半導体メモリ装
置は、複数のアドレス一致検出回路と複数のアドレス一
致検出回路からの一致検出信号に優先順位をつける優先
順位回路とを含む。複数のアドレス一致検出回路の各々
にはROMアドレス空間の予め定められたアドレス領域
が割当てられる。各アドレス一致検出回路は、入力され
たアドレス信号がそこに割当てられたアドレス領域に含
まれるアドレスを指定しているときには一致検出信号を
出力する。
置は、複数のアドレス一致検出回路と複数のアドレス一
致検出回路からの一致検出信号に優先順位をつける優先
順位回路とを含む。複数のアドレス一致検出回路の各々
にはROMアドレス空間の予め定められたアドレス領域
が割当てられる。各アドレス一致検出回路は、入力され
たアドレス信号がそこに割当てられたアドレス領域に含
まれるアドレスを指定しているときには一致検出信号を
出力する。
【0030】第2の発明に係る読出専用半導体メモリ装
置は、さらに、優先順位回路からの出力信号に応答し
て、データ出力端子へ予め定められた論理のデータかま
たはROMメモリアレイから読出されたメモリセルデー
タのいずれか一方をデータ出力端子へ伝達する切換回路
を備える。
置は、さらに、優先順位回路からの出力信号に応答し
て、データ出力端子へ予め定められた論理のデータかま
たはROMメモリアレイから読出されたメモリセルデー
タのいずれか一方をデータ出力端子へ伝達する切換回路
を備える。
【0031】
【作用】第1の発明に係る読出専用半導体メモリ装置に
おいては、優先順位に従ってデータ出力端子が所定の論
理データに設定されるため、“1”または“0”が連続
するデータ領域の間に逆の“0”または“1”のデータ
領域が存在しても効率的に対応のデータに置換される。
おいては、優先順位に従ってデータ出力端子が所定の論
理データに設定されるため、“1”または“0”が連続
するデータ領域の間に逆の“0”または“1”のデータ
領域が存在しても効率的に対応のデータに置換される。
【0032】第2の発明に係る読出専用半導体メモリ装
置においては、“1”または“0”のデータの連続領域
中に有効メモリセルデータ領域が存在しても切換回路の
機能により容易に元のメモリセルデータを出力すること
ができる。
置においては、“1”または“0”のデータの連続領域
中に有効メモリセルデータ領域が存在しても切換回路の
機能により容易に元のメモリセルデータを出力すること
ができる。
【0033】
【発明の実施例】図1はこの発明の一実施例である読出
専用半導体メモリ装置の全体の構成を概略的に示すブロ
ック図である。図1において、図15に示す従来の読出
専用半導体メモリ装置の部分と対応する部分には同一の
参照番号が付される。図1において、読出専用半導体メ
モリ装置(以下マスクROMと称す)は、アドレスバッ
ファ1、Xデコーダ2、Yデコーダ3、Yゲート4、メ
モリアレイ5、センスアンプ6、制御回路8、および出
力バッファ70を含む。
専用半導体メモリ装置の全体の構成を概略的に示すブロ
ック図である。図1において、図15に示す従来の読出
専用半導体メモリ装置の部分と対応する部分には同一の
参照番号が付される。図1において、読出専用半導体メ
モリ装置(以下マスクROMと称す)は、アドレスバッ
ファ1、Xデコーダ2、Yデコーダ3、Yゲート4、メ
モリアレイ5、センスアンプ6、制御回路8、および出
力バッファ70を含む。
【0034】図1に示すマスクROMはさらに、アドレ
スバッファ1からの内部アドレス信号を受ける複数のア
ドレス一致検出回路9−1〜9−kと、アドレス一致検
出回路9−1〜9−kからの一致検出信号を受け、受け
た一致検出信号に優先順位をつけて出力する優先順位回
路20と、センスアンプ6と出力回路7との間に設けら
れ、優先順位回路20からの出力信号に応答して出力回
路7へ予め定められた論理のデータを伝達する切換回路
21を含む。切換回路21は、また、優先順位回路20
からの出力信号に応答して、センスアンプ6からのメモ
リセルデータを出力回路7へ伝達する機能を備える。出
力バッファ70は、切換回路21の出力信号を波形整形
しかつ増幅してデータ出力端子11へ伝達する。
スバッファ1からの内部アドレス信号を受ける複数のア
ドレス一致検出回路9−1〜9−kと、アドレス一致検
出回路9−1〜9−kからの一致検出信号を受け、受け
た一致検出信号に優先順位をつけて出力する優先順位回
路20と、センスアンプ6と出力回路7との間に設けら
れ、優先順位回路20からの出力信号に応答して出力回
路7へ予め定められた論理のデータを伝達する切換回路
21を含む。切換回路21は、また、優先順位回路20
からの出力信号に応答して、センスアンプ6からのメモ
リセルデータを出力回路7へ伝達する機能を備える。出
力バッファ70は、切換回路21の出力信号を波形整形
しかつ増幅してデータ出力端子11へ伝達する。
【0035】アドレス一致検出回路9−1〜9−kの各
々には、メモリアレイ5が形成するアドレス空間(メモ
リ空間)のうち特定のアドレス領域が割当てられる。ア
ドレス一致検出回路9−1〜9−kの各々は、アドレス
バッファ1から与えられる内部アドレス信号のうち所定
の組のアドレス信号ビットの値を見ることにより、この
アドレス信号A0〜Anが自身に割当てられたアドレス
領域に含まれるメモリアドレスを指定しているか否かを
判別し、その割当てられたアドレス領域に含まれるメモ
リアドレスが指定されているときには一致検出信号を出
力する。
々には、メモリアレイ5が形成するアドレス空間(メモ
リ空間)のうち特定のアドレス領域が割当てられる。ア
ドレス一致検出回路9−1〜9−kの各々は、アドレス
バッファ1から与えられる内部アドレス信号のうち所定
の組のアドレス信号ビットの値を見ることにより、この
アドレス信号A0〜Anが自身に割当てられたアドレス
領域に含まれるメモリアドレスを指定しているか否かを
判別し、その割当てられたアドレス領域に含まれるメモ
リアドレスが指定されているときには一致検出信号を出
力する。
【0036】図2は、メモリアレイ5のビットマップを
示す図である。説明を簡単にするために、図2に示すメ
モリアドレス空間220は、1ビットに対応する1つの
メモリブロックが与えるメモリアドレス空間であると想
定する。メモリ空間すなわちアドレス空間220は、有
効メモリセルデータが書込まれた領域223aおよび2
23bと、論理“1”が書込まれた領域222と、論理
“0”が書込まれた領域221とを含む。以下、図1お
よび図2を参照してこの発明の一実施例であるマスクR
OMの動作について説明する。
示す図である。説明を簡単にするために、図2に示すメ
モリアドレス空間220は、1ビットに対応する1つの
メモリブロックが与えるメモリアドレス空間であると想
定する。メモリ空間すなわちアドレス空間220は、有
効メモリセルデータが書込まれた領域223aおよび2
23bと、論理“1”が書込まれた領域222と、論理
“0”が書込まれた領域221とを含む。以下、図1お
よび図2を参照してこの発明の一実施例であるマスクR
OMの動作について説明する。
【0037】今アドレス一致検出回路9−1には領域2
21が形成するアドレス領域が割当てられており、アド
レス一致検出回路9−2(図示せず)には領域221お
よび222に対応するアドレス領域が割当てられている
とする。アドレス信号ビットA0〜Anからなるアドレ
スが領域223aまたは223bのアドレスを指定した
場合、アドレス一致検出回路9−1および9−2は一致
検出信号を発生しない。このとき、優先順位回路20は
何ら優先順位付けを行なわず、アドレス一致が検出され
ていないことを示す信号を発生して切換回路21へ与え
る。Xデコーダ2およびYデコーダ3によりメモリアレ
イ5から対応のメモリセルのデータが読出され、Yゲー
ト4およびセンスアンプ6を介してこの選択されたメモ
リセルデータが切換回路21へ伝達される。切換回路2
1は、優先順位回路20からは一致検出信号が発生され
ていないことが知らされているため、このセンスアンプ
6から伝達されたメモリセルデータを出力バッファ70
へ伝達する。これによりデータ出力端子11へは、メモ
リアレイ5からのメモリセルデータが出力データD0〜
Dnとして出力される。
21が形成するアドレス領域が割当てられており、アド
レス一致検出回路9−2(図示せず)には領域221お
よび222に対応するアドレス領域が割当てられている
とする。アドレス信号ビットA0〜Anからなるアドレ
スが領域223aまたは223bのアドレスを指定した
場合、アドレス一致検出回路9−1および9−2は一致
検出信号を発生しない。このとき、優先順位回路20は
何ら優先順位付けを行なわず、アドレス一致が検出され
ていないことを示す信号を発生して切換回路21へ与え
る。Xデコーダ2およびYデコーダ3によりメモリアレ
イ5から対応のメモリセルのデータが読出され、Yゲー
ト4およびセンスアンプ6を介してこの選択されたメモ
リセルデータが切換回路21へ伝達される。切換回路2
1は、優先順位回路20からは一致検出信号が発生され
ていないことが知らされているため、このセンスアンプ
6から伝達されたメモリセルデータを出力バッファ70
へ伝達する。これによりデータ出力端子11へは、メモ
リアレイ5からのメモリセルデータが出力データD0〜
Dnとして出力される。
【0038】今、アドレス信号ビットA0〜Anからな
るアドレスが領域222のメモリアドレスを指定した場
合を考える。このとき、アドレス一致検出回路9−2は
一致検出信号を出力する。アドレス一致検出回路9−1
はアドレス一致検出信号を発生しない。このとき、優先
順位回路20は切換回路21へアドレス一致検出回路9
−2が指定する一致検出信号を優先させる信号を発生す
る。
るアドレスが領域222のメモリアドレスを指定した場
合を考える。このとき、アドレス一致検出回路9−2は
一致検出信号を出力する。アドレス一致検出回路9−1
はアドレス一致検出信号を発生しない。このとき、優先
順位回路20は切換回路21へアドレス一致検出回路9
−2が指定する一致検出信号を優先させる信号を発生す
る。
【0039】切換回路21はこの優先順位回路20から
の優先信号に従って、センスアンプ6からのメモリセル
データを無視し、そこに含まれる論理“1”出力回路を
活性化し、論理“1”のデータを出力バッファ70へ伝
達する。これにより、データ出力端子11へは論理
“1”に強制的に設定された出力データD0〜Dnが出
力される。
の優先信号に従って、センスアンプ6からのメモリセル
データを無視し、そこに含まれる論理“1”出力回路を
活性化し、論理“1”のデータを出力バッファ70へ伝
達する。これにより、データ出力端子11へは論理
“1”に強制的に設定された出力データD0〜Dnが出
力される。
【0040】アドレス信号ビットA0〜Anからなるア
ドレスが領域221のメモリアドレスを指定した場合を
考える。このとき、アドレス一致検出回路9−1および
9−2は共にアドレス一致検出信号を発生する。優先順
位回路20はこのときアドレス一致検出回路9−1から
の一致検出信号を優先させて切換回路21へ伝達する。
切換回路21はこの優先順位回路20からの優先一致検
出信号に従って、センスアンプ6から伝達されたメモリ
セルデータを無視し、論理“0”を出力する回路を活性
化して論理“0”のデータを出力バッファ70へ与え
る。これにより、データ出力端子11からはメモリアレ
イ5からのメモリセルデータではなく切換回路21で発
生された論理“0”のデータが出力データD0〜Dnと
して出力される。
ドレスが領域221のメモリアドレスを指定した場合を
考える。このとき、アドレス一致検出回路9−1および
9−2は共にアドレス一致検出信号を発生する。優先順
位回路20はこのときアドレス一致検出回路9−1から
の一致検出信号を優先させて切換回路21へ伝達する。
切換回路21はこの優先順位回路20からの優先一致検
出信号に従って、センスアンプ6から伝達されたメモリ
セルデータを無視し、論理“0”を出力する回路を活性
化して論理“0”のデータを出力バッファ70へ与え
る。これにより、データ出力端子11からはメモリアレ
イ5からのメモリセルデータではなく切換回路21で発
生された論理“0”のデータが出力データD0〜Dnと
して出力される。
【0041】上述のように、優先順位回路20で一致検
出信号に優先順位をつけることにより、アドレス領域2
20の固定データが連続する領域のデータを容易に
“1”から“0”または逆に“0”から“1”へ切換る
ことができる。
出信号に優先順位をつけることにより、アドレス領域2
20の固定データが連続する領域のデータを容易に
“1”から“0”または逆に“0”から“1”へ切換る
ことができる。
【0042】この構成によれば、領域221および22
2の出力データとしては、メモリセルから読出されたデ
ータではなく、切換回路21により設定されたデータが
出力されるため、この領域221および222に含まれ
る欠陥ビットの救済が行なわれる。次に切換回路の具体
的構成について説明する。
2の出力データとしては、メモリセルから読出されたデ
ータではなく、切換回路21により設定されたデータが
出力されるため、この領域221および222に含まれ
る欠陥ビットの救済が行なわれる。次に切換回路の具体
的構成について説明する。
【0043】図3は図1に示すアドレス一致検出回路お
よび優先順位回路の具体的構成の一例を示す図である。
よび優先順位回路の具体的構成の一例を示す図である。
【0044】図3において、アドレス一致検出回路9−
1はNAND型デコーダの構成を備える。すなわちそこ
に割当てられたアドレス領域に含まれるアドレスが指定
された場合に“L”となる一致検出信号/MD1を出力
する。このアドレス一致検出回路9−1は、特定のアド
レス領域を割当てるためのMOS(絶縁ゲート型電界効
果)トランジスタQ01,Q02…Qn1およびQn2
を含む。このトランジスタQ01〜Qn2をデプレッシ
ョン型またはエンハンスメント型に設定することにより
アドレス領域の設定が行なわれる。図3においては、ト
ランジスタQ01およびQn2がデプレッション型トラ
ンジスタで構成され、トランジスタQ02およびQn1
がエンハンスメント型に構成される場合が一例として示
される。トランジスタQ01およびQ02のゲートへは
それぞれ内部アドレス信号ビットa0および/a0が与
えられる。トランジスタQn1およびQn2のゲートへ
は内部アドレス信号ビットanおよび/anがそれぞれ
与えられる。
1はNAND型デコーダの構成を備える。すなわちそこ
に割当てられたアドレス領域に含まれるアドレスが指定
された場合に“L”となる一致検出信号/MD1を出力
する。このアドレス一致検出回路9−1は、特定のアド
レス領域を割当てるためのMOS(絶縁ゲート型電界効
果)トランジスタQ01,Q02…Qn1およびQn2
を含む。このトランジスタQ01〜Qn2をデプレッシ
ョン型またはエンハンスメント型に設定することにより
アドレス領域の設定が行なわれる。図3においては、ト
ランジスタQ01およびQn2がデプレッション型トラ
ンジスタで構成され、トランジスタQ02およびQn1
がエンハンスメント型に構成される場合が一例として示
される。トランジスタQ01およびQ02のゲートへは
それぞれ内部アドレス信号ビットa0および/a0が与
えられる。トランジスタQn1およびQn2のゲートへ
は内部アドレス信号ビットanおよび/anがそれぞれ
与えられる。
【0045】アドレス一致検出回路9−1はさらに、チ
ップイネーブル信号/CEに応答してオン状態となり、
ノードN10を“H”に充電するpチャネルMOSトラ
ンジスタQ1と、チップイネーブル信号/CEに応答し
てノードN10を“L”にプリチャージするnチャネル
MOSトランジスタQ3と、トランジスタQ1とノード
N10との間に設けられ、負荷抵抗として機能するpチ
ャネルMOSトランジスタQ2と、ノードN10の電位
を反転するインバータ回路G1を含む。トランジスタQ
2のゲートはたとえば接地電位である電位“L”に固定
的に接続される。トランジスタQ1はチップイネーブル
信号/CEが“L”の活性状態となったときにオン状態
となり、トランジスタQ3はチップイネーブル信号/C
Eが“H”の不活性状態となったときにオン状態とな
る。
ップイネーブル信号/CEに応答してオン状態となり、
ノードN10を“H”に充電するpチャネルMOSトラ
ンジスタQ1と、チップイネーブル信号/CEに応答し
てノードN10を“L”にプリチャージするnチャネル
MOSトランジスタQ3と、トランジスタQ1とノード
N10との間に設けられ、負荷抵抗として機能するpチ
ャネルMOSトランジスタQ2と、ノードN10の電位
を反転するインバータ回路G1を含む。トランジスタQ
2のゲートはたとえば接地電位である電位“L”に固定
的に接続される。トランジスタQ1はチップイネーブル
信号/CEが“L”の活性状態となったときにオン状態
となり、トランジスタQ3はチップイネーブル信号/C
Eが“H”の不活性状態となったときにオン状態とな
る。
【0046】トランジスタQ01〜Qn2のエンハンス
メント型およびデプレッション型のプログラムは、図1
に示すメモリアレイ5におけるメモリセルのデータ書込
工程と同一工程で行なわれる。すなわちメモリアレイ5
におけるメモリセルは1個のメモリトランジスタを備
え、通常エンハンスメント型MOSトランジスタで構成
される。データ書込時において、書込データに応じてエ
ンハンスメント型トランジスタをデプレッション型トラ
ンジスタにし、メモリトランジスタのしきい値電圧を負
電位に設定することが行なわれる。このメモリアレイ5
におけるメモリセルのデータ書込を行なうためのイオン
注入工程と同一工程でトランジスタQ01〜Qn2のプ
ログラムが行なわれる。
メント型およびデプレッション型のプログラムは、図1
に示すメモリアレイ5におけるメモリセルのデータ書込
工程と同一工程で行なわれる。すなわちメモリアレイ5
におけるメモリセルは1個のメモリトランジスタを備
え、通常エンハンスメント型MOSトランジスタで構成
される。データ書込時において、書込データに応じてエ
ンハンスメント型トランジスタをデプレッション型トラ
ンジスタにし、メモリトランジスタのしきい値電圧を負
電位に設定することが行なわれる。このメモリアレイ5
におけるメモリセルのデータ書込を行なうためのイオン
注入工程と同一工程でトランジスタQ01〜Qn2のプ
ログラムが行なわれる。
【0047】メモリアレイ5に含まれるメモリトランジ
スタがすべてエンハンスメント型MOSトランジスタで
あり、そのしきい値電圧の低しきい値電圧と高しきい値
電圧への調整によりデータの書込みが行なわれる場合に
は、このトランジスタQ01〜Qn2は共にエンハンス
メント型トランジスタで構成され、そのしきい値電圧の
調整がメモリアレイ5に含まれるメモリトランジスタの
しきい値調整のためのイオン注入と同一工程で行なわれ
る。
スタがすべてエンハンスメント型MOSトランジスタで
あり、そのしきい値電圧の低しきい値電圧と高しきい値
電圧への調整によりデータの書込みが行なわれる場合に
は、このトランジスタQ01〜Qn2は共にエンハンス
メント型トランジスタで構成され、そのしきい値電圧の
調整がメモリアレイ5に含まれるメモリトランジスタの
しきい値調整のためのイオン注入と同一工程で行なわれ
る。
【0048】アドレス一致検出回路9−2はこのアドレ
ス一致検出回路9−1と同様の構成を備え、単にそこに
含まれるアドレス領域割当用のトランジスタQ01〜Q
n2のタイプが異なるだけである。
ス一致検出回路9−1と同様の構成を備え、単にそこに
含まれるアドレス領域割当用のトランジスタQ01〜Q
n2のタイプが異なるだけである。
【0049】優先順位回路20は、アドレス一致検出回
路9−1からの一致検出信号MD1を反転するインバー
タ回路G3と、アドレス一致検出回路9−2からの一致
検出信号MD2とインバータ回路G3の出力信号とを受
けるNOR回路G5と、インバータ回路G3の出力とN
OR回路G5の出力とを受けるNOR回路G6と、NO
R回路G5の出力を反転するインバータ回路G4を含
む。NOR回路G6から、特定のアドレス領域内のアド
レスが指定されたことを示しかつメモリセルデータの伝
達を禁止するための信号/ENが出力される。インバー
タ回路G4から優先順位がつけられた信号/EN2が出
力される。アドレス一致検出信号/MD1は優先順位が
つけられた信号/EN1として出力される。次に動作に
ついて説明する。
路9−1からの一致検出信号MD1を反転するインバー
タ回路G3と、アドレス一致検出回路9−2からの一致
検出信号MD2とインバータ回路G3の出力信号とを受
けるNOR回路G5と、インバータ回路G3の出力とN
OR回路G5の出力とを受けるNOR回路G6と、NO
R回路G5の出力を反転するインバータ回路G4を含
む。NOR回路G6から、特定のアドレス領域内のアド
レスが指定されたことを示しかつメモリセルデータの伝
達を禁止するための信号/ENが出力される。インバー
タ回路G4から優先順位がつけられた信号/EN2が出
力される。アドレス一致検出信号/MD1は優先順位が
つけられた信号/EN1として出力される。次に動作に
ついて説明する。
【0050】アドレス一致検出回路9−1へはアドレス
バッファ1からの内部アドレス信号a0,/a0〜a
n,/anが与えられる。トランジスタQ01〜Qn2
はそれぞれプログラムされた状態と与えられたアドレス
信号ビットとに従ってオンまたはオフ状態となる。この
トランジスタQ01〜Qn2のオン/オフ動作を図4を
参照して以下に説明する。
バッファ1からの内部アドレス信号a0,/a0〜a
n,/anが与えられる。トランジスタQ01〜Qn2
はそれぞれプログラムされた状態と与えられたアドレス
信号ビットとに従ってオンまたはオフ状態となる。この
トランジスタQ01〜Qn2のオン/オフ動作を図4を
参照して以下に説明する。
【0051】図4はアドレス信号ビットAnに対するト
ランジスタQn1およびQn2からなる回路の動作を示
す図である。
ランジスタQn1およびQn2からなる回路の動作を示
す図である。
【0052】(i)トランジスタQn1がデプレッショ
ン型(D型)、トランジスタQn2がエンハンスメント
型(E型)にプログラムされた場合:この場合、トラン
ジスタQn1は常時オン状態であり、トランジスタQn
2が入力されたアドレス信号Anの電位に応じてオン/
オフする。内部アドレス信号anは外部アドレス信号ビ
ットAnと同一論理であり、内部アドレス信号ビット/
anは外部アドレス信号ビットAnの反転信号である。
したがってアドレス信号Anが“0”のとき、内部アド
レス信号/anが“1”となり、エンハンスメント型ト
ランジスタQn2がオン状態となり、トランジスタQn
1およびQn2が共にオン状態となる。
ン型(D型)、トランジスタQn2がエンハンスメント
型(E型)にプログラムされた場合:この場合、トラン
ジスタQn1は常時オン状態であり、トランジスタQn
2が入力されたアドレス信号Anの電位に応じてオン/
オフする。内部アドレス信号anは外部アドレス信号ビ
ットAnと同一論理であり、内部アドレス信号ビット/
anは外部アドレス信号ビットAnの反転信号である。
したがってアドレス信号Anが“0”のとき、内部アド
レス信号/anが“1”となり、エンハンスメント型ト
ランジスタQn2がオン状態となり、トランジスタQn
1およびQn2が共にオン状態となる。
【0053】ここで、論理“0”を電位“L”に、論理
“1”を電位“H”に対応させている。
“1”を電位“H”に対応させている。
【0054】(ii)トランジスタQn1がエンハンス
メント型に、トランジスタQn2がデプレッション型に
プログラムされた場合(図3に示す場合):この場合、
トランジスタQn2は常時オン状態であり、トランジス
タQn1はアドレス信号ビットAnが“1”のときにオ
ン状態となる。したがって、アドレス信号ビットAnが
“1”のときにこのトランジスタQn1およびQn2が
共にオン状態となる。
メント型に、トランジスタQn2がデプレッション型に
プログラムされた場合(図3に示す場合):この場合、
トランジスタQn2は常時オン状態であり、トランジス
タQn1はアドレス信号ビットAnが“1”のときにオ
ン状態となる。したがって、アドレス信号ビットAnが
“1”のときにこのトランジスタQn1およびQn2が
共にオン状態となる。
【0055】(iii)トランジスタQn1およびQn
2が共にデプレッション型の場合:この場合、トランジ
スタQn1およびQn2はアドレス信号ビットAnの論
理値にかかわらず常時オン状態となる。
2が共にデプレッション型の場合:この場合、トランジ
スタQn1およびQn2はアドレス信号ビットAnの論
理値にかかわらず常時オン状態となる。
【0056】(iv)トランジスタQn1およびQn2
が共にエンハンスメント型の場合:この場合、トランジ
スタQn1およびQn2はアドレス信号ビットAnの論
理値にかかわらず常に一方がオフ状態となる。したがっ
てこの場合アドレス信号ビットAnは任意の状態をとる
ことができる“don’t care(ドントケア)”
状態となる。
が共にエンハンスメント型の場合:この場合、トランジ
スタQn1およびQn2はアドレス信号ビットAnの論
理値にかかわらず常に一方がオフ状態となる。したがっ
てこの場合アドレス信号ビットAnは任意の状態をとる
ことができる“don’t care(ドントケア)”
状態となる。
【0057】動作時においては、まずチップイネーブル
信号/CEが“H”にあり、トランジスタQ3がオン状
態、トランジスタQ1がオフ状態にある。この状態にお
いては、ノードN10はトランジスタQ3を介して
“L”にプリチャージされる。マスクROMが動作サイ
クルに入ると、このチップイネーブル信号/CEは活性
状態の“L”となり、トランジスタQ3がオフ状態、ト
ランジスタQ1がオン状態となる。トランジスタQ1が
オン状態となることにより、ノードN10が“H”に充
電される。このとき、内部アドレス信号a0,/a0〜
anとトランジスタQ01〜Qn2のプログラム状態と
に従ってノードN10の電位レベルが“H”または
“L”となる。図3に示す構成においてはアドレス信号
ビットA1〜An−1をドントケア状態とした場合、ト
ランジスタQ01およびQn2がデプレッション型であ
り、トランジスタQ02およびQn1がエンハンスメン
ト型であるため、アドレス信号ビットA0が“1”にあ
りかつアドレス信号ビットAnが“0”の場合にのみこ
のデコーダ回路は被選択状態となり、ノードN10の電
位はトランジスタQ1およびQ2により充電された
“H”となる。このとき、インバータ回路G1から出力
されるアドレス一致検出信号/MD1は活性状態の
“L”となる。すなわちこの図3に示す構成において、
アドレス信号ビットA0およびAnが指定するアドレス
領域は、アドレスAn…A0の“0xxx1”(x:任
意)で指定されることになり、このアドレス領域に含ま
れるアドレスが指定された場合に一致検出信号/MD1
は活性状態の“L”となる。アドレス一致検出回路9−
2も同様の構成であり、そこに割当てられたアドレス領
域に含まれるアドレスが指定された場合にアドレス一致
検出信号/MD2が出力される。次に優先順位回路20
の動作について説明する。
信号/CEが“H”にあり、トランジスタQ3がオン状
態、トランジスタQ1がオフ状態にある。この状態にお
いては、ノードN10はトランジスタQ3を介して
“L”にプリチャージされる。マスクROMが動作サイ
クルに入ると、このチップイネーブル信号/CEは活性
状態の“L”となり、トランジスタQ3がオフ状態、ト
ランジスタQ1がオン状態となる。トランジスタQ1が
オン状態となることにより、ノードN10が“H”に充
電される。このとき、内部アドレス信号a0,/a0〜
anとトランジスタQ01〜Qn2のプログラム状態と
に従ってノードN10の電位レベルが“H”または
“L”となる。図3に示す構成においてはアドレス信号
ビットA1〜An−1をドントケア状態とした場合、ト
ランジスタQ01およびQn2がデプレッション型であ
り、トランジスタQ02およびQn1がエンハンスメン
ト型であるため、アドレス信号ビットA0が“1”にあ
りかつアドレス信号ビットAnが“0”の場合にのみこ
のデコーダ回路は被選択状態となり、ノードN10の電
位はトランジスタQ1およびQ2により充電された
“H”となる。このとき、インバータ回路G1から出力
されるアドレス一致検出信号/MD1は活性状態の
“L”となる。すなわちこの図3に示す構成において、
アドレス信号ビットA0およびAnが指定するアドレス
領域は、アドレスAn…A0の“0xxx1”(x:任
意)で指定されることになり、このアドレス領域に含ま
れるアドレスが指定された場合に一致検出信号/MD1
は活性状態の“L”となる。アドレス一致検出回路9−
2も同様の構成であり、そこに割当てられたアドレス領
域に含まれるアドレスが指定された場合にアドレス一致
検出信号/MD2が出力される。次に優先順位回路20
の動作について説明する。
【0058】まず一致検出信号/MD1が発生され、一
致検出信号/MD2が発生されていない場合を考える。
この場合、優先信号/EN1は“L”となる。インバー
タ回路G3はこの“L”の一致検出信号/MD1を反転
するためNOR回路G5およびG6の一方入力へは
“H”の信号が与えられる。これにより、NOR回路G
5およびG6の出力は共に“L”となる。NOR回路G
6からはある特定のアドレス領域のアドレスが指定され
たことを示す信号/ENが出力される。インバータ回路
G4からは“H”の信号/EN2が出力される。この場
合、アドレス一致検出信号/MD1に従って予め定めら
れた論理値を有する固定データがメモリセルデータに代
えて出力される。
致検出信号/MD2が発生されていない場合を考える。
この場合、優先信号/EN1は“L”となる。インバー
タ回路G3はこの“L”の一致検出信号/MD1を反転
するためNOR回路G5およびG6の一方入力へは
“H”の信号が与えられる。これにより、NOR回路G
5およびG6の出力は共に“L”となる。NOR回路G
6からはある特定のアドレス領域のアドレスが指定され
たことを示す信号/ENが出力される。インバータ回路
G4からは“H”の信号/EN2が出力される。この場
合、アドレス一致検出信号/MD1に従って予め定めら
れた論理値を有する固定データがメモリセルデータに代
えて出力される。
【0059】次に一致検出信号/MD2のみが発生され
た場合を考える。このとき、インバータ回路G3の出力
は“L”にある。したがって、NOR回路G5はその両
入力に“L”の信号を受けるため、“H”の信号を出力
する。これにより、NOR回路G6からの信号/ENは
“L”となり、インバータ回路G4の出力は“L”とな
る。この場合、一致検出信号/MD2が指定するアドレ
ス領域に従って、メモリセルデータに代えて予め定めら
れた論理値のデータが出力される。
た場合を考える。このとき、インバータ回路G3の出力
は“L”にある。したがって、NOR回路G5はその両
入力に“L”の信号を受けるため、“H”の信号を出力
する。これにより、NOR回路G6からの信号/ENは
“L”となり、インバータ回路G4の出力は“L”とな
る。この場合、一致検出信号/MD2が指定するアドレ
ス領域に従って、メモリセルデータに代えて予め定めら
れた論理値のデータが出力される。
【0060】次に一致検出信号/MD1および/MD2
が共に発生された場合を考える。このとき、インバータ
回路G3の出力は“H”となり、NOR回路G5は一致
検出信号/MD2の論理レベルにかかわらず“L”を出
力する。NOR回路G6へはインバータ回路G3を介し
て“H”の信号が与えられるため、信号/ENは“L”
となる。このとき、インバータ回路G4の出力信号/E
N2は“H”となる。したがって、この場合、一致検出
信号/MD1が指定するアドレス領域に従って、メモリ
セルデータの置換が行なわれる。この図3に示す構成に
おいては、一致検出信号/MD1および/MD2に優先
順位をつけ、優先順位がつけられた信号/EN1および
/EN2が出力され、この優先順位がつけられた信号/
EN1および/EN2に従ってメモリセルデータの置換
が行なわれている。このとき、一致検出信号/MD1の
優先順位が一致検出信号/MD2の優先順位よりも高く
されている。
が共に発生された場合を考える。このとき、インバータ
回路G3の出力は“H”となり、NOR回路G5は一致
検出信号/MD2の論理レベルにかかわらず“L”を出
力する。NOR回路G6へはインバータ回路G3を介し
て“H”の信号が与えられるため、信号/ENは“L”
となる。このとき、インバータ回路G4の出力信号/E
N2は“H”となる。したがって、この場合、一致検出
信号/MD1が指定するアドレス領域に従って、メモリ
セルデータの置換が行なわれる。この図3に示す構成に
おいては、一致検出信号/MD1および/MD2に優先
順位をつけ、優先順位がつけられた信号/EN1および
/EN2が出力され、この優先順位がつけられた信号/
EN1および/EN2に従ってメモリセルデータの置換
が行なわれている。このとき、一致検出信号/MD1の
優先順位が一致検出信号/MD2の優先順位よりも高く
されている。
【0061】図5は図1に示す切換回路21の具体的構
成の一例を示す図である。図5において、切換回路21
は、信号/ENに応答してセンスアンプ6から伝達され
たメモリセルデータの伝達/非伝達を行なう回路ブロッ
ク21aと、優先信号/EN1に応答して、出力バッフ
ァ70へ“L”の信号(論理“0”のデータ)を伝達す
る回路部分21bと、優先信号/EN2に応答して、出
力バッファ70へ電位“H”の信号(論理“1”のデー
タ)を出力する回路部分21cを含む。
成の一例を示す図である。図5において、切換回路21
は、信号/ENに応答してセンスアンプ6から伝達され
たメモリセルデータの伝達/非伝達を行なう回路ブロッ
ク21aと、優先信号/EN1に応答して、出力バッフ
ァ70へ“L”の信号(論理“0”のデータ)を伝達す
る回路部分21bと、優先信号/EN2に応答して、出
力バッファ70へ電位“H”の信号(論理“1”のデー
タ)を出力する回路部分21cを含む。
【0062】第1の回路部分21aは、相補接続され、
それぞれのゲートにセンスアンプ6から読出されたメモ
リセルデータを受けるpチャネルMOSトランジスタQ
16およびnチャネルMOSトランジスタQ17と、ト
ランジスタQ16と電源電位Vccとの間に設けられ、
信号/ENをインバータ回路G1を介してそのゲートに
受けるpチャネルMOSトランジスタQ15と、トラン
ジスタQ17と接地電位Vssとの間に設けられ、その
ゲートに信号/ENを受けるnチャネルMOSトランジ
スタQ18を含む。
それぞれのゲートにセンスアンプ6から読出されたメモ
リセルデータを受けるpチャネルMOSトランジスタQ
16およびnチャネルMOSトランジスタQ17と、ト
ランジスタQ16と電源電位Vccとの間に設けられ、
信号/ENをインバータ回路G1を介してそのゲートに
受けるpチャネルMOSトランジスタQ15と、トラン
ジスタQ17と接地電位Vssとの間に設けられ、その
ゲートに信号/ENを受けるnチャネルMOSトランジ
スタQ18を含む。
【0063】第2の回路部分21bは、ノードN20に
その一方導通端子が接続され、そのゲートが接地電位V
ssに接続されるデプレッション型MOSトランジスタ
Q11と、ノードN20にその一方導通端子が接続さ
れ、そのゲートが接地電位Vssに接続されるエンハン
スメント型nチャネルMOSトランジスタQ12と、ト
ランジスタQ11と電源電位Vccとの間に設けられ、
そのゲートに優先信号/EN1を受けるpチャネルMO
SトランジスタQ19と、トランジスタQ12と接地電
位Vssとの間に設けられ、そのゲートにインバータ回
路G12を介して優先信号/EN1を受けるnチャネル
MOSトランジスタQ20を含む。
その一方導通端子が接続され、そのゲートが接地電位V
ssに接続されるデプレッション型MOSトランジスタ
Q11と、ノードN20にその一方導通端子が接続さ
れ、そのゲートが接地電位Vssに接続されるエンハン
スメント型nチャネルMOSトランジスタQ12と、ト
ランジスタQ11と電源電位Vccとの間に設けられ、
そのゲートに優先信号/EN1を受けるpチャネルMO
SトランジスタQ19と、トランジスタQ12と接地電
位Vssとの間に設けられ、そのゲートにインバータ回
路G12を介して優先信号/EN1を受けるnチャネル
MOSトランジスタQ20を含む。
【0064】第3の回路部分21cは、ノードN20に
その一方導通端子が接続され、そのゲートが接地電位V
ssに接続されるエンハンスメント型nチャネルMOS
トランジスタQ13と、その一方導通端子がノードN2
0に接続され、そのゲートが接地電位Vssに接続され
るデプレッション型MOSトランジスタQ14と、トラ
ンジスタQ13と電源電位Vccとの間に接続され、そ
のゲートに優先信号/EN2を受けるpチャネルMOS
トランジスタQ21と、トランジスタQ14と接地電位
Vssとの間に設けられ、そのゲートへインバータ回路
G13を介して優先信号/EN2を受けるエンハンスメ
ント型nチャネルMOSトランジスタQ22を含む。ノ
ードN20の信号電位はインバータ回路G14を介して
出力バッファ70へ伝達される。
その一方導通端子が接続され、そのゲートが接地電位V
ssに接続されるエンハンスメント型nチャネルMOS
トランジスタQ13と、その一方導通端子がノードN2
0に接続され、そのゲートが接地電位Vssに接続され
るデプレッション型MOSトランジスタQ14と、トラ
ンジスタQ13と電源電位Vccとの間に接続され、そ
のゲートに優先信号/EN2を受けるpチャネルMOS
トランジスタQ21と、トランジスタQ14と接地電位
Vssとの間に設けられ、そのゲートへインバータ回路
G13を介して優先信号/EN2を受けるエンハンスメ
ント型nチャネルMOSトランジスタQ22を含む。ノ
ードN20の信号電位はインバータ回路G14を介して
出力バッファ70へ伝達される。
【0065】トランジスタQ11,Q12,Q13およ
びQ14のエンハンスメント型/デプレッション型のプ
ログラムは、上述のアドレス一致検出回路と同様に、メ
モリ製造工程中に行なわれる。このトランジスタQ11
〜Q14のプログラム状態により、優先信号/EN1お
よび/EN2に応じた固定データが出力される。図6
に、第2の回路部分21bに含まれるトランジスタQ1
1およびQ12のプログラム状態とこのときの切換回路
21からの出力信号との関係を一覧にして示す。
びQ14のエンハンスメント型/デプレッション型のプ
ログラムは、上述のアドレス一致検出回路と同様に、メ
モリ製造工程中に行なわれる。このトランジスタQ11
〜Q14のプログラム状態により、優先信号/EN1お
よび/EN2に応じた固定データが出力される。図6
に、第2の回路部分21bに含まれるトランジスタQ1
1およびQ12のプログラム状態とこのときの切換回路
21からの出力信号との関係を一覧にして示す。
【0066】図6に示すように、トランジスタQ11が
デプレッション型、トランジスタQ12がエンハンスメ
ント型にプログラムされた場合、トランジスタQ11は
常時オン状態、トランジスタQ12は常時オフ状態とな
るため、優先信号/EN1が発生されたとき、トランジ
スタQ19およびQ11を介してノードN20は“H”
に充電され、この切換回路21からの出力信号は“L”
(論理“0”)となる。
デプレッション型、トランジスタQ12がエンハンスメ
ント型にプログラムされた場合、トランジスタQ11は
常時オン状態、トランジスタQ12は常時オフ状態とな
るため、優先信号/EN1が発生されたとき、トランジ
スタQ19およびQ11を介してノードN20は“H”
に充電され、この切換回路21からの出力信号は“L”
(論理“0”)となる。
【0067】トランジスタQ11がエンハンスメント
型、トランジスタQ12がデプレッション型にプログラ
ムされた場合、トランジスタQ11は常時オフ状態、ト
ランジスタQ12が常時オン状態となるため、優先信号
/EN1が発生された場合、ノードN20はトランジス
タQ12およびQ20を介して接地電位Vssに放電さ
れ、切換回路21の出力は“H”(論理“1”)とな
る。このトランジスタQ11〜Q14のエンハンスメン
ト型/デプレッション型のプログラムは、優先信号/E
N1および/EN2が代表するアドレス領域のデータに
応じて決定される。次に動作について簡単に説明する。
型、トランジスタQ12がデプレッション型にプログラ
ムされた場合、トランジスタQ11は常時オフ状態、ト
ランジスタQ12が常時オン状態となるため、優先信号
/EN1が発生された場合、ノードN20はトランジス
タQ12およびQ20を介して接地電位Vssに放電さ
れ、切換回路21の出力は“H”(論理“1”)とな
る。このトランジスタQ11〜Q14のエンハンスメン
ト型/デプレッション型のプログラムは、優先信号/E
N1および/EN2が代表するアドレス領域のデータに
応じて決定される。次に動作について簡単に説明する。
【0068】アドレス一致検出信号が発生された場合、
信号/ENは活性状態の“L”となる。それにより、ト
ランジスタQ15およびQ18はオフ状態となり、セン
スアンプ6から伝達されたメモリセルデータの出力バッ
ファ70への伝達が禁止される。優先信号/EN1が発
生された場合、この図5に示す構成においては、ノード
N20は“H”に充電される。したがって、優先信号/
EN2が発生された場合には、トランジスタQ14およ
びQ22により、ノードN20は“L”に設定され、切
換回路21からは“H”の信号が出力される。
信号/ENは活性状態の“L”となる。それにより、ト
ランジスタQ15およびQ18はオフ状態となり、セン
スアンプ6から伝達されたメモリセルデータの出力バッ
ファ70への伝達が禁止される。優先信号/EN1が発
生された場合、この図5に示す構成においては、ノード
N20は“H”に充電される。したがって、優先信号/
EN2が発生された場合には、トランジスタQ14およ
びQ22により、ノードN20は“L”に設定され、切
換回路21からは“H”の信号が出力される。
【0069】一致検出信号が発生されない場合、信号/
EN,/EN1および/EN2はすべて“H”の不活性
状態にある。このとき、トランジスタQ15およびQ1
8は共にオン状態となり、かつ第1の回路部分21bお
よび第3の回路部分21cは不活性状態となるため、セ
ンスアンプ6から伝達されたメモリセルデータがインバ
ータ回路G14を介して出力される。
EN,/EN1および/EN2はすべて“H”の不活性
状態にある。このとき、トランジスタQ15およびQ1
8は共にオン状態となり、かつ第1の回路部分21bお
よび第3の回路部分21cは不活性状態となるため、セ
ンスアンプ6から伝達されたメモリセルデータがインバ
ータ回路G14を介して出力される。
【0070】上述の図3に示す回路構成によれば、優先
順位がつけられた信号に従って固定データを出力してい
る。これに代えて、優先順位がつけられた一致検出信号
に従って、有効メモリセルデータが無効領域内に存在す
る場合にも効率的に固定データとメモリセルデータとの
置換を行なうこともできる。
順位がつけられた信号に従って固定データを出力してい
る。これに代えて、優先順位がつけられた一致検出信号
に従って、有効メモリセルデータが無効領域内に存在す
る場合にも効率的に固定データとメモリセルデータとの
置換を行なうこともできる。
【0071】図7はこの発明の他の実施例である読出専
用半導体メモリ装置に用いられる優先順位回路20の具
体的構成の一例を示す図である。図7において、優先順
位回路20は、アドレス一致検出回路9−1からの一致
検出信号/MD1を受けるインバータ回路G31と、イ
ンバータ回路G31の出力をその一方入力に受けるNA
ND回路G34を含む。NAND回路G34の他方入力
へは、エンハンスメント型トランジスタQ31およびデ
プレッション型トランジスタQ32により決定される固
定データが伝達される。トランジスタQ31およびQ3
2は電源電位Vccと接地電位Vssとの間に直列に接
続される。
用半導体メモリ装置に用いられる優先順位回路20の具
体的構成の一例を示す図である。図7において、優先順
位回路20は、アドレス一致検出回路9−1からの一致
検出信号/MD1を受けるインバータ回路G31と、イ
ンバータ回路G31の出力をその一方入力に受けるNA
ND回路G34を含む。NAND回路G34の他方入力
へは、エンハンスメント型トランジスタQ31およびデ
プレッション型トランジスタQ32により決定される固
定データが伝達される。トランジスタQ31およびQ3
2は電源電位Vccと接地電位Vssとの間に直列に接
続される。
【0072】優先順位回路20はさらに、アドレス一致
検出回路9−2からの一致検出信号MD2をその一方入
力に受け、その他方入力にインバータ回路G31の出力
を受けるNOR回路G32と、NOR回路G32の出力
はこの一方入力に受けるNAND回路G35を含む。N
AND回路G35の他方入力へは、デプレッション型ト
ランジスタQ33とエンハンスメント型トランジスタQ
34により決定される固定データが与えられる。トラン
ジスタQ33およびQ34はそれぞれのゲートが接地電
位Vssに接続され、かつ電源電位Vccと接地電位V
ssとの間に直列に接続される。
検出回路9−2からの一致検出信号MD2をその一方入
力に受け、その他方入力にインバータ回路G31の出力
を受けるNOR回路G32と、NOR回路G32の出力
はこの一方入力に受けるNAND回路G35を含む。N
AND回路G35の他方入力へは、デプレッション型ト
ランジスタQ33とエンハンスメント型トランジスタQ
34により決定される固定データが与えられる。トラン
ジスタQ33およびQ34はそれぞれのゲートが接地電
位Vssに接続され、かつ電源電位Vccと接地電位V
ssとの間に直列に接続される。
【0073】優先順位回路20はさらに、NAND回路
G34の出力とNAND回路G35の出力を受けるNA
ND回路G36と、NAND回路G36の出力を受ける
インバータ回路G37と、NOR回路G32の出力を受
けるインバータ回路G33を含む。
G34の出力とNAND回路G35の出力を受けるNA
ND回路G36と、NAND回路G36の出力を受ける
インバータ回路G37と、NOR回路G32の出力を受
けるインバータ回路G33を含む。
【0074】一致検出信号/MD1はそのまま優先信号
/EN1として出力される。インバータ回路G37から
制御信号/ENが出力され、インバータ回路G33から
優先信号/EN2が出力される。NAND回路G34の
他方入力へは、トランジスタQ31およびQ32により
“L”の固定された電位レベルの信号がノードN1を介
して与えられる。NAND回路G35の他方入力へは、
トランジスタQ33およびQ34より“H”に固定され
たデータがノードN2を介して伝達される。したがっ
て、図8に示すように、トランジスタQ32およびQ3
3がデプレッション型であり、トランジスタQ31およ
びQ34がエンハンスメント型の場合、NAND回路G
34は不活性状態となり、その出力は“H”となる。一
方、NAND回路G35は活性状態となり、インバータ
回路として動作する。この図7に示す優先順位回路構成
の場合、一致検出信号/MD1が“L”となった場合、
NAND回路G34の出力信号は“H”となる。インバ
ータ回路G31からは“H”の信号が出力されるため、
NOR回路G32の出力信号は一致検出信号/MD2の
論理レベルに関わりなく“L”となる。したがってこの
場合、NAND回路G35の出力は“H”となるため、
NAND回路G36の出力信号が“L”となり、信号/
ENは“H”となる。
/EN1として出力される。インバータ回路G37から
制御信号/ENが出力され、インバータ回路G33から
優先信号/EN2が出力される。NAND回路G34の
他方入力へは、トランジスタQ31およびQ32により
“L”の固定された電位レベルの信号がノードN1を介
して与えられる。NAND回路G35の他方入力へは、
トランジスタQ33およびQ34より“H”に固定され
たデータがノードN2を介して伝達される。したがっ
て、図8に示すように、トランジスタQ32およびQ3
3がデプレッション型であり、トランジスタQ31およ
びQ34がエンハンスメント型の場合、NAND回路G
34は不活性状態となり、その出力は“H”となる。一
方、NAND回路G35は活性状態となり、インバータ
回路として動作する。この図7に示す優先順位回路構成
の場合、一致検出信号/MD1が“L”となった場合、
NAND回路G34の出力信号は“H”となる。インバ
ータ回路G31からは“H”の信号が出力されるため、
NOR回路G32の出力信号は一致検出信号/MD2の
論理レベルに関わりなく“L”となる。したがってこの
場合、NAND回路G35の出力は“H”となるため、
NAND回路G36の出力信号が“L”となり、信号/
ENは“H”となる。
【0075】一致検出信号/MD2のみが発生された場
合、NOR回路G32の両入力は“L”となるため、N
OR回路G32の出力は“H”となり、NAND回路G
35の出力は“L”となる。したがって、NAND回路
G36の出力が“H”となり、インバータ回路G37か
らの信号/ENは“L”となる。
合、NOR回路G32の両入力は“L”となるため、N
OR回路G32の出力は“H”となり、NAND回路G
35の出力は“L”となる。したがって、NAND回路
G36の出力が“H”となり、インバータ回路G37か
らの信号/ENは“L”となる。
【0076】信号/ENはメモリセルデータを出力バッ
ファへ伝達するか否かを決定する信号である。一致検出
信号/MD1の優先順位は一致検出信号/MD2よりも
上位である。すなわち、優先信号/EN1が“L”の場
合には信号/EN2は“H”である。この図7に示す優
先順位回路20の出力信号/EN1、/ENおよび/E
N2は図5に示す切換回路21へ伝達される。この図5
に示す切換回路21において、トランジスタQ11をエ
ンハンスメント型にプログラムした場合、第2の回路2
1bは不活性状態となる。したがってこの場合、制御信
号/ENおよび/EN1が発生された場合にはセンスア
ンプ6からのメモリセルデータが出力バッファ70へ伝
達される。これにより、図16に示すような未使用領域
164内に有効領域166が存在する場合において、こ
の有効領域166のアドレスが指定されたときには一致
検出信号/MD1を発生し、未使用領域164のアドレ
スが指定された場合には一致検出信号/MD2を発生す
る構成とすれば、この有効領域166のメモリセルの有
効データが切換回路21を介して出力バッファ70へ伝
達される。
ファへ伝達するか否かを決定する信号である。一致検出
信号/MD1の優先順位は一致検出信号/MD2よりも
上位である。すなわち、優先信号/EN1が“L”の場
合には信号/EN2は“H”である。この図7に示す優
先順位回路20の出力信号/EN1、/ENおよび/E
N2は図5に示す切換回路21へ伝達される。この図5
に示す切換回路21において、トランジスタQ11をエ
ンハンスメント型にプログラムした場合、第2の回路2
1bは不活性状態となる。したがってこの場合、制御信
号/ENおよび/EN1が発生された場合にはセンスア
ンプ6からのメモリセルデータが出力バッファ70へ伝
達される。これにより、図16に示すような未使用領域
164内に有効領域166が存在する場合において、こ
の有効領域166のアドレスが指定されたときには一致
検出信号/MD1を発生し、未使用領域164のアドレ
スが指定された場合には一致検出信号/MD2を発生す
る構成とすれば、この有効領域166のメモリセルの有
効データが切換回路21を介して出力バッファ70へ伝
達される。
【0077】上述の実施例においては、アドレス一致検
出回路が2つ設けられており、この2つのアドレス領域
における優先順位に従って出力データを決定している。
この構成は、3つ以上のアドレス領域にも拡長すること
ができる。
出回路が2つ設けられており、この2つのアドレス領域
における優先順位に従って出力データを決定している。
この構成は、3つ以上のアドレス領域にも拡長すること
ができる。
【0078】図9はこの発明のさらに他の実施例である
マスクROMに用いられる優先順位回路の構成の一例を
示す図である。図9において、優先順位回路20は、3
つの一致検出信号/MD1、/MD2および/MD3に
対して優先順位をつけて出力する。この優先順位回路2
0は、一致検出信号/MD1を受けるインバータ回路C
51と、インバータ回路G51の出力と一致検出信号/
MD2の出力を受けるNOR回路G52と、NOR回路
G52の出力と一致検出信号/MD3を受けるNOR回
路G55と、インバータ回路G51の出力、NOR回路
G52の出力およびNOR回路G55の出力を受けるN
OR回路G53を含む。NOR回路G53から制御信号
/ENが出力される。NOR回路G52の出力はインバ
ータ回路G54を介して優先信号/EN2となる。NO
R回路G55の出力はインバータ回路G50を介して優
先信号/EN3となる。この回路構成は図3に示す優先
順位回路を拡長しただけであり、優先順位が一致検出信
号/MD1、一致検出信号/MD2および一致検出信号
/MD3の順につけられる。すなわち、一致検出信号/
MD1が出力された場合に、優先信号/EN1と制御信
号/ENが残りの一致検出信号/MD2および/MD3
の真為状態に関わりなく発生される。
マスクROMに用いられる優先順位回路の構成の一例を
示す図である。図9において、優先順位回路20は、3
つの一致検出信号/MD1、/MD2および/MD3に
対して優先順位をつけて出力する。この優先順位回路2
0は、一致検出信号/MD1を受けるインバータ回路C
51と、インバータ回路G51の出力と一致検出信号/
MD2の出力を受けるNOR回路G52と、NOR回路
G52の出力と一致検出信号/MD3を受けるNOR回
路G55と、インバータ回路G51の出力、NOR回路
G52の出力およびNOR回路G55の出力を受けるN
OR回路G53を含む。NOR回路G53から制御信号
/ENが出力される。NOR回路G52の出力はインバ
ータ回路G54を介して優先信号/EN2となる。NO
R回路G55の出力はインバータ回路G50を介して優
先信号/EN3となる。この回路構成は図3に示す優先
順位回路を拡長しただけであり、優先順位が一致検出信
号/MD1、一致検出信号/MD2および一致検出信号
/MD3の順につけられる。すなわち、一致検出信号/
MD1が出力された場合に、優先信号/EN1と制御信
号/ENが残りの一致検出信号/MD2および/MD3
の真為状態に関わりなく発生される。
【0079】一致検出信号/MD1が発生されず、一致
検出信号/MD2が発生された場合には、制御信号/E
Nと優先信号/EN2が発生される。
検出信号/MD2が発生された場合には、制御信号/E
Nと優先信号/EN2が発生される。
【0080】一致検出信号/MD3のみが発生された場
合には、制御信号/ENと優先信号/EN3が発生され
る。
合には、制御信号/ENと優先信号/EN3が発生され
る。
【0081】図9に示す優先順位の回路構成の場合、図
10に示すように、メモリ領域300において領域30
1がメモリ領域302を含み、かつメモリ領域302が
メモリ領域303を含む場合にも容易に対処することが
できる。すなわち、メモリ領域303に対して一致検出
信号/MD1を、メモリ領域302に対して一致検出信
号/MD2を、メモリ領域301に対して一致検出信号
/MD3を対応させれば、この3つの領域301,30
2および303の出力データを、容易に所望の固定デー
タに設定することができる。この場合、図7に示す優先
順位回路を拡長すれば、この3つの領域301,302
および303に対応して出力されるデータを、所定の固
定データ、およびメモリセルから読出されたデータのい
ずれか一方に設定することもできる。
10に示すように、メモリ領域300において領域30
1がメモリ領域302を含み、かつメモリ領域302が
メモリ領域303を含む場合にも容易に対処することが
できる。すなわち、メモリ領域303に対して一致検出
信号/MD1を、メモリ領域302に対して一致検出信
号/MD2を、メモリ領域301に対して一致検出信号
/MD3を対応させれば、この3つの領域301,30
2および303の出力データを、容易に所望の固定デー
タに設定することができる。この場合、図7に示す優先
順位回路を拡長すれば、この3つの領域301,302
および303に対応して出力されるデータを、所定の固
定データ、およびメモリセルから読出されたデータのい
ずれか一方に設定することもできる。
【0082】図11は図7に示す優先順位回路の3つの
領域に拡長した場合の構成を示す図である。図11にお
いて、図7に示す回路素子と対応する部分には同一の参
照番号を付す。図11に示す優先順位回路20は、図7
に示す優先順位回路20に加えて、さらにNORゲート
G32の出力と一致検出信号/MD3を受けるNORゲ
ート回路G65と、トランジスタQ54およびQ55に
より設定される固定データをその一方入力に受け、その
他方入力にNOR回路G65の出力を受けるNAND回
路G67と、NOR回路G65の出力を反転するインバ
ータ回路G68を含む。インバータ回路G68から優先
信号/EN3が発生される。NAND回路G67の出力
は3入力NAND回路G66へ与えられる。この3入力
NAND回路G66はNAND回路G34、およびG3
5の出力をもまた受ける。
領域に拡長した場合の構成を示す図である。図11にお
いて、図7に示す回路素子と対応する部分には同一の参
照番号を付す。図11に示す優先順位回路20は、図7
に示す優先順位回路20に加えて、さらにNORゲート
G32の出力と一致検出信号/MD3を受けるNORゲ
ート回路G65と、トランジスタQ54およびQ55に
より設定される固定データをその一方入力に受け、その
他方入力にNOR回路G65の出力を受けるNAND回
路G67と、NOR回路G65の出力を反転するインバ
ータ回路G68を含む。インバータ回路G68から優先
信号/EN3が発生される。NAND回路G67の出力
は3入力NAND回路G66へ与えられる。この3入力
NAND回路G66はNAND回路G34、およびG3
5の出力をもまた受ける。
【0083】トランジスタQ54およびQ55はそれぞ
れデプレッション型およびエンハンスメント型にプログ
ラムされ、これによりNAND回路G67の一方入力へ
は“H”の固定データが伝達されるため、NAND回路
G67はインバータとして機能する。
れデプレッション型およびエンハンスメント型にプログ
ラムされ、これによりNAND回路G67の一方入力へ
は“H”の固定データが伝達されるため、NAND回路
G67はインバータとして機能する。
【0084】図11に示す優先順位回路20の構成にお
いては、一致検出信号/MD1が出力された場合、優先
信号/EN1が発生されかつ信号/ENは残りの一致検
出信号/MD2および/MD3の状態にかかわらず
“L”となる。
いては、一致検出信号/MD1が出力された場合、優先
信号/EN1が発生されかつ信号/ENは残りの一致検
出信号/MD2および/MD3の状態にかかわらず
“L”となる。
【0085】一致検出信号/MD1が発生されず、一致
検出信号/MD2が発生された場合、NAND回路G3
5の出力は“L”となるため、NAND回路G66の出
力は“H”となり、制御信号/ENはインバータ回路G
37により“L”となる。このときインバータ回路G3
3により“L”の信号/EN2が発生される。
検出信号/MD2が発生された場合、NAND回路G3
5の出力は“L”となるため、NAND回路G66の出
力は“H”となり、制御信号/ENはインバータ回路G
37により“L”となる。このときインバータ回路G3
3により“L”の信号/EN2が発生される。
【0086】優先信号/EN3は、NOR回路G65の
一方入力へNOR回路G32より“H”の信号が伝達さ
れるため、“H”の不活性状態となる。
一方入力へNOR回路G32より“H”の信号が伝達さ
れるため、“H”の不活性状態となる。
【0087】一致検出信号/MD3のみが発生された場
合には、NOR回路G65の出力が“H”となり、NA
ND回路G67の出力信号が“L”となり、応じてNA
ND回路G66の出力が“H”となる。これにより制御
信号/ENが発生される。また優先信号/EN3はイン
バータ回路G63により“L”の活性状態とされる。こ
の構成によれば、一致検出信号/MD1が発生された場
合には制御信号/ENが不活性状態になるため、このア
ドレス一致検出信号/MD1が指定するアドレス領域が
指定された場合にはメモリセルデータが出力される。
合には、NOR回路G65の出力が“H”となり、NA
ND回路G67の出力信号が“L”となり、応じてNA
ND回路G66の出力が“H”となる。これにより制御
信号/ENが発生される。また優先信号/EN3はイン
バータ回路G63により“L”の活性状態とされる。こ
の構成によれば、一致検出信号/MD1が発生された場
合には制御信号/ENが不活性状態になるため、このア
ドレス一致検出信号/MD1が指定するアドレス領域が
指定された場合にはメモリセルデータが出力される。
【0088】この図9および図11に示す回路構成はさ
らに多くの領域に対応するように拡長することもでき
る。この回路構成は、図10に示すように、メモリ領域
301内にメモリ領域302が含まれかつさらに領域3
03が含まれる場合に限らず、メモリ領域301内に領
域302と領域303とが並列に存在する場合にも適用
可能である。この場合の並列に存在するアドレス領域は
同一の優先順位を持つことになる。しかしながら、これ
らのアドレス領域に対しては、同時に一致検出信号が発
生されないため、この図9または図11に示す回路構成
をそのまま適用することができる。
らに多くの領域に対応するように拡長することもでき
る。この回路構成は、図10に示すように、メモリ領域
301内にメモリ領域302が含まれかつさらに領域3
03が含まれる場合に限らず、メモリ領域301内に領
域302と領域303とが並列に存在する場合にも適用
可能である。この場合の並列に存在するアドレス領域は
同一の優先順位を持つことになる。しかしながら、これ
らのアドレス領域に対しては、同時に一致検出信号が発
生されないため、この図9または図11に示す回路構成
をそのまま適用することができる。
【0089】さらに上述の実施例すべてにおいては制御
信号/ENおよび優先信号/EN1等に従って、この出
力バッファへ伝達されるデータビットをすべて設定して
いる。この場合、図12に示すように各出力データビッ
ト毎にデータの置換および/またはメモリセルデータの
読出しを行なう構成とすることもできる。
信号/ENおよび優先信号/EN1等に従って、この出
力バッファへ伝達されるデータビットをすべて設定して
いる。この場合、図12に示すように各出力データビッ
ト毎にデータの置換および/またはメモリセルデータの
読出しを行なう構成とすることもできる。
【0090】図12はこの発明のさらに他の実施例であ
るマスクROMの全体の構成を概略的に示す図である。
図12においては、出力データが16ビットからなる場
合を示す。この16ビットの出力データD0〜D15そ
れぞれに対応してメモリアレイ5は16個のメモリアレ
イブロック♯1〜♯16に分割される。各メモリブロッ
ク♯1〜♯16からそれぞれ1ビットが並列に出力され
る。切換回路21は、各メモリブロック♯1〜♯16そ
れぞれに対応して設けられる切換回路SW1〜SW16
を含む。これらの切換回路SW1〜SW16それぞれに
対して切換動作を制御するために優先順位ブロック50
0も同様に各ビット毎に切換信号発生回路を含む。この
場合、アドレス一致検出回路は各ビット毎に設ける構成
であってもよく、また複数のメモリブロックに対して共
通に一致検出回路が設けられる構成であってもよい。
るマスクROMの全体の構成を概略的に示す図である。
図12においては、出力データが16ビットからなる場
合を示す。この16ビットの出力データD0〜D15そ
れぞれに対応してメモリアレイ5は16個のメモリアレ
イブロック♯1〜♯16に分割される。各メモリブロッ
ク♯1〜♯16からそれぞれ1ビットが並列に出力され
る。切換回路21は、各メモリブロック♯1〜♯16そ
れぞれに対応して設けられる切換回路SW1〜SW16
を含む。これらの切換回路SW1〜SW16それぞれに
対して切換動作を制御するために優先順位ブロック50
0も同様に各ビット毎に切換信号発生回路を含む。この
場合、アドレス一致検出回路は各ビット毎に設ける構成
であってもよく、また複数のメモリブロックに対して共
通に一致検出回路が設けられる構成であってもよい。
【0091】出力バッファ70は、各ビットD0〜D1
5に対して設けられるバッファ回路OB1〜OB16を
含む。
5に対して設けられるバッファ回路OB1〜OB16を
含む。
【0092】この構成とすれば、各メモリブロック毎に
固定データの設定およびメモリアレイ5からのメモリセ
ルデータの選択的通過を独立に行なうことができ、さら
にデータ置換の自由度が増大し、効率的なデータの置換
および欠陥ビットの救済が可能となる。
固定データの設定およびメモリアレイ5からのメモリセ
ルデータの選択的通過を独立に行なうことができ、さら
にデータ置換の自由度が増大し、効率的なデータの置換
および欠陥ビットの救済が可能となる。
【0093】さらに、メモリアドレス領域において、デ
ータが連続する領域が分散して配置される場合、これら
の領域をメモリ空間内で連続するメモリ領域に置換する
こともできる。すなわち、図13(a)に示すように、
メモリ領域空間700において、メモリ領域701およ
び702がそれぞれ“1”または“0”のデータが連続
して配置された領域の場合、それらの領域701および
702に対するアドレス信号を入換え、図13(b)に
示すようにメモリ領域700内の領域710および71
1に配置する。この領域701、702および710、
711は実際のメモリアレイ内の物理的メモリ位置を示
していてもよく、またメモリアドレス空間内におけるア
ドレス領域を示していてもよい。
ータが連続する領域が分散して配置される場合、これら
の領域をメモリ空間内で連続するメモリ領域に置換する
こともできる。すなわち、図13(a)に示すように、
メモリ領域空間700において、メモリ領域701およ
び702がそれぞれ“1”または“0”のデータが連続
して配置された領域の場合、それらの領域701および
702に対するアドレス信号を入換え、図13(b)に
示すようにメモリ領域700内の領域710および71
1に配置する。この領域701、702および710、
711は実際のメモリアレイ内の物理的メモリ位置を示
していてもよく、またメモリアドレス空間内におけるア
ドレス領域を示していてもよい。
【0094】すなわち、マスクROM内部で、アドレス
スクランブル回路に従ってアドレス信号を入換えること
により、データが“1”または“0”が連続するアドレ
ス領域を形成し、これらのスクランブルをかけられたア
ドレス領域に対して本実施例によるデータ置換を行なう
回路を適用することにより、より効率的なデータの置換
を行なうことができる。この場合、効果的なデータ配列
を作成するためには、予め計算機でデータ処理を行な
い、かつアドレス変換などのデータ処理を行なう。この
データ処理に従って、アドレスのスクランブルが行なわ
れる。このスクランブル回路は、アドレスバッファの前
段または出力段に設けられるが、このスクランブル回路
はまた上述のようなエンハンスメント型またはデプレッ
ション型のトランジスタを用いてプログラム可能な構成
とされる。このとき、アドレス一致検出回路へはスクラ
ンブルがかけられた後のアドレス信号が伝達される。
スクランブル回路に従ってアドレス信号を入換えること
により、データが“1”または“0”が連続するアドレ
ス領域を形成し、これらのスクランブルをかけられたア
ドレス領域に対して本実施例によるデータ置換を行なう
回路を適用することにより、より効率的なデータの置換
を行なうことができる。この場合、効果的なデータ配列
を作成するためには、予め計算機でデータ処理を行な
い、かつアドレス変換などのデータ処理を行なう。この
データ処理に従って、アドレスのスクランブルが行なわ
れる。このスクランブル回路は、アドレスバッファの前
段または出力段に設けられるが、このスクランブル回路
はまた上述のようなエンハンスメント型またはデプレッ
ション型のトランジスタを用いてプログラム可能な構成
とされる。このとき、アドレス一致検出回路へはスクラ
ンブルがかけられた後のアドレス信号が伝達される。
【0095】
【発明の効果】以上のように第1および第2の発明によ
れば、複数のアドレス一致検出回路を設け、この複数の
アドレス一致検出回路からの一致検出信号に優先順位を
つけ、この優先順位に従って出力データの設定を行なっ
ているため、連続データ領域がどのような形状を有して
いても、データの置換を効率的にかつ容易に実行するこ
とができ、欠陥ビットの救済領域を大幅に増大させるこ
とができ、歩留りの高い読出専用半導体メモリ装置を得
ることができる。
れば、複数のアドレス一致検出回路を設け、この複数の
アドレス一致検出回路からの一致検出信号に優先順位を
つけ、この優先順位に従って出力データの設定を行なっ
ているため、連続データ領域がどのような形状を有して
いても、データの置換を効率的にかつ容易に実行するこ
とができ、欠陥ビットの救済領域を大幅に増大させるこ
とができ、歩留りの高い読出専用半導体メモリ装置を得
ることができる。
【図1】この発明の一実施例である読出専用半導体メモ
リ装置の全体の構成を概略的に示す図である。
リ装置の全体の構成を概略的に示す図である。
【図2】図1に示す読出専用半導体メモリ装置のデータ
置換動作を説明するための図である。
置換動作を説明するための図である。
【図3】図1に示すアドレス一致検出回路および優先順
位回路の具体的構成の一例を示す図である。
位回路の具体的構成の一例を示す図である。
【図4】図3に示すアドレス一致検出回路の動作を一覧
にして示す図である。
にして示す図である。
【図5】図1に示す切換回路の具体的構成の一例を示す
図である。
図である。
【図6】図5に示す切換回路の動作を一覧にして示す図
である。
である。
【図7】図1に示す優先順位回路の他の構成例を示す図
である。
である。
【図8】図7に示す優先順位回路の動作を一覧にして示
す図である。
す図である。
【図9】図7に示す優先順位回路を3つのアドレス領域
に拡長した際の構成を示す図である。
に拡長した際の構成を示す図である。
【図10】図9に示す優先順位回路の動作を説明するた
めの図である。
めの図である。
【図11】図7に示す優先順位回路を3つのアドレス領
域に拡長した際の構成を示す図である。
域に拡長した際の構成を示す図である。
【図12】この発明の他の実施例である読出専用半導体
メモリ装置の全体の構成を概略的に示す図である。
メモリ装置の全体の構成を概略的に示す図である。
【図13】この発明のさらに他の実施例である読出専用
半導体メモリ装置の動作を説明するための図である。
半導体メモリ装置の動作を説明するための図である。
【図14】従来のマスクROMにおけるビットマッピン
グの一例を示す図である。
グの一例を示す図である。
【図15】従来のマスクROMの全体の構成を概略的に
示す図である。
示す図である。
【図16】従来のマスクROMの冗長回路が有する問題
点を説明するための図である。
点を説明するための図である。
【図17】図15に示す従来のマスクROMのさらに別
の問題点を説明するための図である。
の問題点を説明するための図である。
1 アドレスバッファ 2 Xデコーダ 3 Yデコーダ 4 Yゲート 5 メモリアレイ 6 センスアンプ 9−1〜9−k アドレス一致検出回路 20 優先順位回路 21 切換回路 70 出力バッファ 10 アドレス入力端子 11 データ出力端子
Claims (2)
- 【請求項1】 入力されたアドレス信号が指定するメモ
リセルが記憶するデータをデータ出力端子へ伝達する読
出専用半導体メモリ装置であって、前記読出専用半導体
メモリ装置は予め定められたアドレス空間を備え、各々
に前記予め定められたアドレス空間における予め定めら
れたアドレス領域が割当てられ、かつ入力アドレス信号
を受け、前記入力アドレス信号が該割当てられたアドレ
ス領域に含まれているとき一致検出信号を発生する複数
の一致検出手段、前記複数の一致検出手段の出力に結合
され、発生された一致検出信号に優先順位をつける優先
順位手段、および前記優先順位手段からの優先順位のつ
けられた一致検出信号に応答して、前記データ出力端子
を予め定められた電位レベルに設定する切換手段を備え
る、読出専用半導体メモリ装置。 - 【請求項2】 複数のメモリセルからなるアレイを含
み、与えられたアドレス信号が指定するメモリセルを前
記アレイから選択し、該選択されたメモリセルが記憶す
るデータをデータ出力端子を介して出力する読出専用半
導体メモリ装置であって、前記読出専用半導体メモリ装
置は予め定められたアドレス空間を備え、各々に前記ア
ドレス空間における予め定められたアドレス領域が割当
てられ、かつ入力アドレス信号を受け、前記入力アドレ
ス信号が該割当てられたアドレス領域に含まれるとき一
致検出信号を発生する複数の一致検出手段、前記複数の
一致検出手段の出力に結合され、発生された一致検出信
号に優先順位をつけて出力する優先順位手段、および前
記優先順位手段からの出力信号に応答して、前記データ
出力端子へ予め定められた電位レベルのデータと前記読
出されたメモリセルのデータのいずれか一方を選択的に
伝達する切換手段を備える、読出専用半導体メモリ装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3100749A JP2632753B2 (ja) | 1991-05-02 | 1991-05-02 | 読出専用半導体メモリ装置 |
US07/867,541 US5467457A (en) | 1991-05-02 | 1992-04-13 | Read only type semiconductor memory device including address coincidence detecting circuits assigned to specific address regions and method of operating the same |
DE4213574A DE4213574C2 (de) | 1991-05-02 | 1992-04-24 | Halbleiterspeichereinrichtung und Betriebsverfahren dafür |
KR1019920007153A KR950013398B1 (ko) | 1991-05-02 | 1992-04-28 | 판독 전용 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3100749A JP2632753B2 (ja) | 1991-05-02 | 1991-05-02 | 読出専用半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04333000A JPH04333000A (ja) | 1992-11-19 |
JP2632753B2 true JP2632753B2 (ja) | 1997-07-23 |
Family
ID=14282182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3100749A Expired - Lifetime JP2632753B2 (ja) | 1991-05-02 | 1991-05-02 | 読出専用半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5467457A (ja) |
JP (1) | JP2632753B2 (ja) |
KR (1) | KR950013398B1 (ja) |
DE (1) | DE4213574C2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07302254A (ja) * | 1994-05-06 | 1995-11-14 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
US6103392A (en) * | 1994-12-22 | 2000-08-15 | Osram Sylvania Inc. | Tungsten-copper composite powder |
US5642316A (en) * | 1996-05-21 | 1997-06-24 | Information Storage Devices, Inc. | Method and apparatus of redundancy for non-volatile memory integrated circuits |
JP2888201B2 (ja) * | 1996-07-30 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ集積回路 |
US6047388A (en) * | 1997-04-09 | 2000-04-04 | International Business Machines Corporation | Method and apparatus for processing an invalid address request |
US5958068A (en) * | 1997-04-14 | 1999-09-28 | International Business Machines Corporation | Cache array defect functional bypassing using repair mask |
JPH10334694A (ja) * | 1997-05-30 | 1998-12-18 | Toshiba Corp | 半導体記憶装置 |
US6134344A (en) * | 1997-06-26 | 2000-10-17 | Lucent Technologies Inc. | Method and apparatus for improving the efficiency of support vector machines |
JPH1139212A (ja) * | 1997-07-17 | 1999-02-12 | Mitsubishi Electric Corp | マイクロコンピュータ |
JP3225938B2 (ja) * | 1998-12-17 | 2001-11-05 | 日本電気株式会社 | 半導体装置およびその故障救済方法 |
JP2002014737A (ja) * | 2000-06-29 | 2002-01-18 | Fujitsu Ltd | 処理装置、集積回路、および集積回路パッケージ |
JP2003208359A (ja) * | 2002-01-16 | 2003-07-25 | Mitsubishi Electric Corp | マイクロコンピュータ |
JP2004192714A (ja) * | 2002-12-10 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
DE10322541A1 (de) * | 2003-05-19 | 2004-12-16 | Infineon Technologies Ag | Speicherbaustein mit integrierter Adressscramblereinheit und Verfahren zum Verscrambeln einer Adresse in einem integrierten Speicher |
TWI355822B (en) * | 2007-12-20 | 2012-01-01 | Realtek Semiconductor Corp | Circuit and method for setting data and their appl |
US8839054B2 (en) | 2012-04-12 | 2014-09-16 | International Business Machines Corporation | Read only memory (ROM) with redundancy |
KR101842842B1 (ko) * | 2017-09-27 | 2018-03-27 | 박현준 | 조미료 조성물의 제조방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4639897A (en) * | 1983-08-31 | 1987-01-27 | Rca Corporation | Priority encoded spare element decoder |
JPS6095793A (ja) * | 1983-10-28 | 1985-05-29 | Nec Corp | 読出し専用半導体メモリ |
KR950008676B1 (ko) * | 1986-04-23 | 1995-08-04 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 장치 및 그의 결함 구제 방법 |
JPS6353639A (ja) * | 1986-08-22 | 1988-03-07 | Nec Corp | コメント文入力制御方式 |
DE3801380A1 (de) * | 1987-01-20 | 1988-07-28 | Nec Corp | Zeichenfolge-erkennungsvorrichtung mit einem speicher, dessen speicherbereiche selektiv zugreifbar sind |
JPH0799958B2 (ja) * | 1987-06-26 | 1995-10-25 | 株式会社安川電機 | インダクションモ−タのインバ−タドライブ方法 |
US5179536A (en) * | 1989-01-31 | 1993-01-12 | Fujitsu Limited | Semiconductor memory device having means for replacing defective memory cells |
-
1991
- 1991-05-02 JP JP3100749A patent/JP2632753B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-13 US US07/867,541 patent/US5467457A/en not_active Expired - Fee Related
- 1992-04-24 DE DE4213574A patent/DE4213574C2/de not_active Expired - Fee Related
- 1992-04-28 KR KR1019920007153A patent/KR950013398B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920022307A (ko) | 1992-12-19 |
DE4213574A1 (de) | 1992-11-05 |
DE4213574C2 (de) | 1994-06-01 |
US5467457A (en) | 1995-11-14 |
KR950013398B1 (ko) | 1995-11-08 |
JPH04333000A (ja) | 1992-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2632753B2 (ja) | 読出専用半導体メモリ装置 | |
US5621691A (en) | Column redundancy circuit and method of semiconductor memory device | |
US5243570A (en) | Semiconductor memory device having redundant memory cell columns concurrently accessible together with regular memory cell arrays | |
US5134583A (en) | Nonvolatile semiconductor memory device having redundant data lines and page mode programming | |
JP2833574B2 (ja) | 不揮発性半導体記憶装置 | |
US5995422A (en) | Redundancy circuit and method of a semiconductor memory device | |
US6021075A (en) | Semiconductor memory circuit having shift redundancy circuits | |
JPH07226100A (ja) | 半導体メモリ装置 | |
JPH073754B2 (ja) | 半導体記憶装置 | |
JPH0666120B2 (ja) | 半導体記憶装置の冗長部 | |
US4975881A (en) | Semiconductor memory device provided with an improved redundant decoder | |
KR950000027B1 (ko) | 시리얼 입출력 반도체 메모리 | |
JP2741824B2 (ja) | 半導体記憶装置 | |
US5392247A (en) | Semiconductor memory device including redundancy circuit | |
EP0274378B1 (en) | Semiconductor memory device | |
JP3279787B2 (ja) | 半導体記憶装置 | |
US5359563A (en) | Memory system with adaptable redundancy | |
US5274594A (en) | Static RAM | |
KR20010070250A (ko) | 치환 프로그램 회로를 구비한 반도체 기억 장치 | |
US5768198A (en) | Semiconductor memory having redundancy function in block write operation | |
KR20020011848A (ko) | 반도체 기억 장치 | |
JPH07282597A (ja) | 半導体記憶装置 | |
JP2000021190A (ja) | 半導体記憶装置 | |
KR100534206B1 (ko) | 반도체 메모리 장치의 리던던시 디코더 | |
JP2000048594A (ja) | フリ―デコ―ダ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970225 |