JPS62284438A - ロツクドプロセツサ方式 - Google Patents
ロツクドプロセツサ方式Info
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- JPS62284438A JPS62284438A JP61126787A JP12678786A JPS62284438A JP S62284438 A JPS62284438 A JP S62284438A JP 61126787 A JP61126787 A JP 61126787A JP 12678786 A JP12678786 A JP 12678786A JP S62284438 A JPS62284438 A JP S62284438A
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- 238000011084 recovery Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 208000032368 Device malfunction Diseases 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- FEFNLMIFMCISIM-UHFFFAOYSA-N 1-methyl-4-nitro-5-(4-nitrophenyl)sulfanylimidazole Chemical compound CN1C=NC([N+]([O-])=O)=C1SC1=CC=C([N+]([O-])=O)C=C1 FEFNLMIFMCISIM-UHFFFAOYSA-N 0.000 description 1
- ODYAQBDIXCVKAE-UHFFFAOYSA-N 4-[4-(2-fluorophenyl)phenyl]-N-(4-hydroxyphenyl)butanamide Chemical compound C1=CC(O)=CC=C1NC(=O)CCCC1=CC=C(C=2C(=CC=CC=2)F)C=C1 ODYAQBDIXCVKAE-UHFFFAOYSA-N 0.000 description 1
- 201000005488 Capillary Leak Syndrome Diseases 0.000 description 1
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Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はデータ処理装置のエラー検出方式に関し、特に
２台のデータ処理装置に同時に同一の動作をさせて不正
を検出するという口、クドプロセソサ方式に関する。
２台のデータ処理装置に同時に同一の動作をさせて不正
を検出するという口、クドプロセソサ方式に関する。
データ処理装置のデータインテグリテイを向上させるた
めに、２台のデータ処理装置に同じ処理を実行させると
いうロックドプロセッサ方式には、従来から各種の方式
が存在するが、その代表的な例は、ＣＯＭＰＵＴＥＲ（
Ｖｏｌｕｍｅ１７＋ＮｕＩｌｂｅｒ８．Ａｕｇｕｓｔ’
８４）で紹介されているＩｎｔｅｌ ４３２；ＡＶＬＳ
Ｉ Ａｒｅｈｅｔｅｃｔｕｒｅｆｏｒ Ｆａｕｌｔ Ｔ
ｏｌｅｒａｎｔ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍｓに
示されるものである。
めに、２台のデータ処理装置に同じ処理を実行させると
いうロックドプロセッサ方式には、従来から各種の方式
が存在するが、その代表的な例は、ＣＯＭＰＵＴＥＲ（
Ｖｏｌｕｍｅ１７＋ＮｕＩｌｂｅｒ８．Ａｕｇｕｓｔ’
８４）で紹介されているＩｎｔｅｌ ４３２；ＡＶＬＳ
Ｉ Ａｒｅｈｅｔｅｃｔｕｒｅｆｏｒ Ｆａｕｌｔ Ｔ
ｏｌｅｒａｎｔ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍｓに
示されるものである。
このインテル４３２コンピユータでは、２台のＧＤ Ｐ
（Ｇｅｎｅｒａｌｉｚｅｄ Ｄａｔａ Ｐｒｏｃｅｓ
ｓｏｒ）をマルチパスに接続し、一方をマスター、他方
をチェッカーと定義して同時に同一の動作をさせている
。この際、マスターとなったＧＤＰはバスにパリティを
付加したデータを出力し、チェッカーとなったＧＤＰは
マスターのＧＤＰがバスに出力したデータを人力して自
己の内部データと比較している。
（Ｇｅｎｅｒａｌｉｚｅｄ Ｄａｔａ Ｐｒｏｃｅｓ
ｓｏｒ）をマルチパスに接続し、一方をマスター、他方
をチェッカーと定義して同時に同一の動作をさせている
。この際、マスターとなったＧＤＰはバスにパリティを
付加したデータを出力し、チェッカーとなったＧＤＰは
マスターのＧＤＰがバスに出力したデータを人力して自
己の内部データと比較している。
上述した従来のロックドプロセッサ方式は、マスターと
定義されたデータ処理装置側からはパリティを含むデー
タ全てが出力され、チェック側のデータ処理装置はバス
に何も出力せず、いつもバス上のデータを自データと比
較チェ７りするのみとなっているので、マスターのデー
タ処理装置が不正動作をした場合、バス上のデータだけ
をみると、常にパリティも正しく正常なデータ形式をし
ているので、チェッカー側のデータ処理装置がエラーを
検出したときにバスに送出されたデータは受信側（例え
は記憶装置）では恰も正しいデータとして常に処理され
てしまうことになる。このような不正動作によって例え
ば記憶装置の誤ったアドレスにデータが書込まれてしま
うと、最早再開は困難となるので、たとえ不正動作が行
なわれても、受信側が恰も正しいデータとして処理して
しまう確率を低下させることが望まれる。
定義されたデータ処理装置側からはパリティを含むデー
タ全てが出力され、チェック側のデータ処理装置はバス
に何も出力せず、いつもバス上のデータを自データと比
較チェ７りするのみとなっているので、マスターのデー
タ処理装置が不正動作をした場合、バス上のデータだけ
をみると、常にパリティも正しく正常なデータ形式をし
ているので、チェッカー側のデータ処理装置がエラーを
検出したときにバスに送出されたデータは受信側（例え
は記憶装置）では恰も正しいデータとして常に処理され
てしまうことになる。このような不正動作によって例え
ば記憶装置の誤ったアドレスにデータが書込まれてしま
うと、最早再開は困難となるので、たとえ不正動作が行
なわれても、受信側が恰も正しいデータとして処理して
しまう確率を低下させることが望まれる。
本発明はこのような事情に鑑みて為されたもので、その
目的は、何れかのデータ処理装置で不正動作が起こった
場合、できるだけ受信側でパリティ−エラーが発生し得
るようにすることにより、システムの再開始の可能性を
高めることにある。
目的は、何れかのデータ処理装置で不正動作が起こった
場合、できるだけ受信側でパリティ−エラーが発生し得
るようにすることにより、システムの再開始の可能性を
高めることにある。
本発明は上記目的を達成するために、２７台のデータ処
理装置を同一のバスに接続して同時に同一の処理を実行
せしめて動作チェックするロックドプロセッサ方式にお
いて、 前記２台のデータ処理装置の各々に、 データ処理装置内のパリティ付データのデータ部のみを
選択的に前記バスに出力する第１の選択手段と、 前記パリティ付データのパリティ部のみを選択的に前記
バスに出力する第２の選択手段と、前記バス上のデータ
部を受信し、該受信データ部と前記データ処理装置内の
パリティ付データのデータ部とを比較する第１の比較手
段と、該第１の比較手段の有効、無効を制御する第１の
制御手段と、 前記バス上のパリティ部を受信し、該受信パリティ部と
前記データ処理装置内のパリティ付データのパリティ部
とを比較する第２の比較手段と、該第２の比較手段の有
効、無効を制御する第２の制御手段とを設け、且つ、 一方のデータ処理装置がデータ部を前記バスに出力する
ときには他方のデータ処理装置はパリティ部を前記バス
に出力するように前記第１および第２の選択手段が制御
され、更に、 各々のデータ処理装置は、前記バスに自らが出力しない
データ部もしくはパリティ部と、前記バス上のデータ部
もしくはパリティ部とを比較するように前記第１および
第２の制御手段が設定され、いずれかのデータ処理装置
で比較不一致が検出されたとき、いずれかのデータ処理
装置が不正動作をしたことを示す信号を発生するように
構成される。
理装置を同一のバスに接続して同時に同一の処理を実行
せしめて動作チェックするロックドプロセッサ方式にお
いて、 前記２台のデータ処理装置の各々に、 データ処理装置内のパリティ付データのデータ部のみを
選択的に前記バスに出力する第１の選択手段と、 前記パリティ付データのパリティ部のみを選択的に前記
バスに出力する第２の選択手段と、前記バス上のデータ
部を受信し、該受信データ部と前記データ処理装置内の
パリティ付データのデータ部とを比較する第１の比較手
段と、該第１の比較手段の有効、無効を制御する第１の
制御手段と、 前記バス上のパリティ部を受信し、該受信パリティ部と
前記データ処理装置内のパリティ付データのパリティ部
とを比較する第２の比較手段と、該第２の比較手段の有
効、無効を制御する第２の制御手段とを設け、且つ、 一方のデータ処理装置がデータ部を前記バスに出力する
ときには他方のデータ処理装置はパリティ部を前記バス
に出力するように前記第１および第２の選択手段が制御
され、更に、 各々のデータ処理装置は、前記バスに自らが出力しない
データ部もしくはパリティ部と、前記バス上のデータ部
もしくはパリティ部とを比較するように前記第１および
第２の制御手段が設定され、いずれかのデータ処理装置
で比較不一致が検出されたとき、いずれかのデータ処理
装置が不正動作をしたことを示す信号を発生するように
構成される。
一方のデータ処理装置は内部のパリティ付データのデー
タ部のみをバスに出力し、他方のデータ処理装置は内部
のパリティ付データのパリティ部のみをバスに出力し、
この両者でバス上のパリティ付データが形成される。従
って、何れかのデー夕処理装置が不正動作した場合、バ
ス上のパリティ付データには、パリティの形式すなわち
データの何ビット毎に１ビツトのパリティが付いている
かの形式に応じた程度でパリティ・エラーが発生するこ
とになり、バス上のパリティ付データの受信側において
正しいデータとして処理される確率を低下させることが
できる。
タ部のみをバスに出力し、他方のデータ処理装置は内部
のパリティ付データのパリティ部のみをバスに出力し、
この両者でバス上のパリティ付データが形成される。従
って、何れかのデー夕処理装置が不正動作した場合、バ
ス上のパリティ付データには、パリティの形式すなわち
データの何ビット毎に１ビツトのパリティが付いている
かの形式に応じた程度でパリティ・エラーが発生するこ
とになり、バス上のパリティ付データの受信側において
正しいデータとして処理される確率を低下させることが
できる。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明を適用したデータ処理システムのブロッ
ク図である。同図において、２００はシステム・バスで
あり、システム内装置間のデータ転送バスを提供する。
ク図である。同図において、２００はシステム・バスで
あり、システム内装置間のデータ転送バスを提供する。
このシステム・バス２００は前記インテル４３２コンピ
ユータシステムにおけるマルチパスに相当する。２２０
は記憶装置であり、処理用プログラムやデータを格納し
ている。 ２１０，２１１は、データ処理装置であり、
記憶装置２２０内に格納されたプログラムを実行する。
ユータシステムにおけるマルチパスに相当する。２２０
は記憶装置であり、処理用プログラムやデータを格納し
ている。 ２１０，２１１は、データ処理装置であり、
記憶装置２２０内に格納されたプログラムを実行する。
このデータ処理装置２１０．２１１ は同一の装置であ
り、同じ処理（命令の実行）を２台で行ない、互いに比
較しながら走行するロックドプロセッサ方式型の装置で
ある。
り、同じ処理（命令の実行）を２台で行ない、互いに比
較しながら走行するロックドプロセッサ方式型の装置で
ある。
２３０．２３１は入出力処理袋！であり、データ処理袋
２２１０．２１１からの指令に従一つで周辺装置（図示
せず）と記憶装置２２０との間のデータ転送を制御する
。２４０はサービスプロセッサであり、データ処理装置
２１０．２１１の動作モード制御やエラーリカバリー処
理等を行なう。
２２１０．２１１からの指令に従一つで周辺装置（図示
せず）と記憶装置２２０との間のデータ転送を制御する
。２４０はサービスプロセッサであり、データ処理装置
２１０．２１１の動作モード制御やエラーリカバリー処
理等を行なう。
第１図はデータ処理装置２１０．２１１内におけるシス
テム・バス・インタフェイス部の実施例のブロック図で
ある。データ処理装置２１０，２１１ は互いに比較し
て動作することから、内部にはパリティ等のチ二ック回
路は有していない、その為、システム・バス２００への
インタフェイス部において、出力するアドレス／データ
についてはパリティ発生を行ない、入力するデータにつ
いてはパリティチェックを行なう必要がある。
テム・バス・インタフェイス部の実施例のブロック図で
ある。データ処理装置２１０，２１１ は互いに比較し
て動作することから、内部にはパリティ等のチ二ック回
路は有していない、その為、システム・バス２００への
インタフェイス部において、出力するアドレス／データ
についてはパリティ発生を行ない、入力するデータにつ
いてはパリティチェックを行なう必要がある。
第１図において、１００，５００は、上述の入力データ
に対するパリティチェック回路で、ＰＥＯ，ＰＨ１はパ
リティエラー信号であり、１０１，５０１は出力アドレ
ス／データに対するパリティ発生回路である。
に対するパリティチェック回路で、ＰＥＯ，ＰＨ１はパ
リティエラー信号であり、１０１，５０１は出力アドレ
ス／データに対するパリティ発生回路である。
１５０．５５０はデータ・アウト・レジスタ（ＤＯＲ）
で、システム・バス２００へ出力すべきアドレス又はデ
ータ情報はここに一時格納される。このデータ・アウト
・レジスタ１５０．５５０は、本実施例ではデータ８ピ
ントとパリティ１ビツトとに相当する容量のレジスタで
ある。
で、システム・バス２００へ出力すべきアドレス又はデ
ータ情報はここに一時格納される。このデータ・アウト
・レジスタ１５０．５５０は、本実施例ではデータ８ピ
ントとパリティ１ビツトとに相当する容量のレジスタで
ある。
１３０．５３０はデータ・ビットに対するトライ・ステ
ート・ドライバーで、８ゲートで構成されている。この
トライ・ステート・ドライバー１３０．５３０は、サー
ビスプロセッサ２４０からの制御信号［！ＮＤＴＯ。
ート・ドライバーで、８ゲートで構成されている。この
トライ・ステート・ドライバー１３０．５３０は、サー
ビスプロセッサ２４０からの制御信号［！ＮＤＴＯ。
ＢＮＯＴＩが“１１である時にはデータ・アウト・レジ
スタ１５０．５５０のデータ部の内容をシステム・バス
２００に出力し、制御信号ＥＮＤＴＯ，ＥＮＤＴＩが“
Ｏ″の時には出力はハイ・インピーダンスになってシス
テム・バス２００をドライブしなくなる。
スタ１５０．５５０のデータ部の内容をシステム・バス
２００に出力し、制御信号ＥＮＤＴＯ，ＥＮＤＴＩが“
Ｏ″の時には出力はハイ・インピーダンスになってシス
テム・バス２００をドライブしなくなる。
１３１．５３１はパリティ・ビットに対するトライ・ス
テート・ドライバーであり、１ゲートで構成されている
。このトライ・ステート・ドライバー１３１゜５３１は
、サービスプロセッサ２４０からの制御信号ＥＮＰＴＯ
，ＥＮＰＴＩが１″である時にはデータ・アウト・レジ
スタ１５０，５５０のパリティ部のパリティ・ビットを
システム・バス２００に出力し、制御信号ＥＮＰＴＯ，
Ｉ！ＮＰＴＩが１０１の時には出力はハイ・インピーダ
ンスになってシステム・バス２００をドライブしない。
テート・ドライバーであり、１ゲートで構成されている
。このトライ・ステート・ドライバー１３１゜５３１は
、サービスプロセッサ２４０からの制御信号ＥＮＰＴＯ
，ＥＮＰＴＩが１″である時にはデータ・アウト・レジ
スタ１５０，５５０のパリティ部のパリティ・ビットを
システム・バス２００に出力し、制御信号ＥＮＰＴＯ，
Ｉ！ＮＰＴＩが１０１の時には出力はハイ・インピーダ
ンスになってシステム・バス２００をドライブしない。
１４０．５４０はデータ・ビットに対するレシーバで、
８ゲートで構成されている。このレシーバ１４０．５４
０はシステム・バス２００がらデータ部の内容を受信す
る。 １４１，５４１はパリティ・ビットに対するレシ
ーバで、システム・バス２００がらパリティ・ピントを
受信する。
８ゲートで構成されている。このレシーバ１４０．５４
０はシステム・バス２００がらデータ部の内容を受信す
る。 １４１，５４１はパリティ・ビットに対するレシ
ーバで、システム・バス２００がらパリティ・ピントを
受信する。
１１０．５１０はシステム・バス２００へ出力すベキデ
ータ・アウト・レジスタ１５０．５５０のデータ部の内
容トＬ／ シー ハ１４０．５４０で受信したシステム
・バス２００のデータ部の内容とを比較する比較回路で
あす、１１１，５１１はシステム・バス２００へ出力す
れるべきデータ・アウト・レジスタ１５０．５５０のパ
リティ・ビット藪−レジスタ１４１，５４１で受信した
システム・バス２００上のパリティ・ビットとを比較す
る比較回路である。
ータ・アウト・レジスタ１５０．５５０のデータ部の内
容トＬ／ シー ハ１４０．５４０で受信したシステム
・バス２００のデータ部の内容とを比較する比較回路で
あす、１１１，５１１はシステム・バス２００へ出力す
れるべきデータ・アウト・レジスタ１５０．５５０のパ
リティ・ビット藪−レジスタ１４１，５４１で受信した
システム・バス２００上のパリティ・ビットとを比較す
る比較回路である。
１５１．５５１はデータ・イン・レジスタ（Ｄ Ｉ Ｒ
）で、システム・バス２００から受信したデータを内部
で使う場ｉにはそのデー多情報がこのレジスタに一時保
持される。このデータ・イン・レジスタ１５１．５５１
は、データ８ピントとパリティ１ビツトとに相当する
容量を有するレジスタである。なお、データ・イン・レ
ジスタ１５１，５５１のデータを内部に取込むときは、
上記パリティはパリティチェック回路ｔｏｏ、 ｓｏｏ
でチェックされると使用済みとなる。
）で、システム・バス２００から受信したデータを内部
で使う場ｉにはそのデー多情報がこのレジスタに一時保
持される。このデータ・イン・レジスタ１５１．５５１
は、データ８ピントとパリティ１ビツトとに相当する
容量を有するレジスタである。なお、データ・イン・レ
ジスタ１５１，５５１のデータを内部に取込むときは、
上記パリティはパリティチェック回路ｔｏｏ、 ｓｏｏ
でチェックされると使用済みとなる。
１２０．５２０はデータピントの比較回路１１０，５１
０の出力の有効、無効を制御するアンド・ゲートであり
、サービスプロセッサ２４０からの制御信号ＣＭＰＤＯ
。
０の出力の有効、無効を制御するアンド・ゲートであり
、サービスプロセッサ２４０からの制御信号ＣＭＰＤＯ
。
ＣＭＰＤＩが“１′のとき有効、“０゛のとき無効に制
御する。
御する。
１２１．５２１はパリティ・ビットの比較回路１１１．
５１１の出力の有効、無効を制御するアンド・ゲートで
あり、サービスプロセッサ２４０からの制御信号ＣＭＰ
ＰＯ，ＣＭＰＰＩが“１″のとき有効、′０１のとき無
効に制御する。
５１１の出力の有効、無効を制御するアンド・ゲートで
あり、サービスプロセッサ２４０からの制御信号ＣＭＰ
ＰＯ，ＣＭＰＰＩが“１″のとき有効、′０１のとき無
効に制御する。
１２２、５２２はアンド・デー） １２０，５２０の出
力とアンド・デーＨ２１，５２１の出力とを論理和する
オア・ゲートである。
力とアンド・デーＨ２１，５２１の出力とを論理和する
オア・ゲートである。
１９０はデータ処理装置２１０での比較エラー信号（オ
ア・ゲート１２２の出力）とデータ処理装置２１１での
比較エラー信号（オア・ゲート５２２の出力）とを論理
和して、いずれかのデータ処理装置が不正動作をしたこ
とを示す信号ＣＭＰＥＲをサービスプロセッサ２４０に
出力するオア・ゲートである。
ア・ゲート１２２の出力）とデータ処理装置２１１での
比較エラー信号（オア・ゲート５２２の出力）とを論理
和して、いずれかのデータ処理装置が不正動作をしたこ
とを示す信号ＣＭＰＥＲをサービスプロセッサ２４０に
出力するオア・ゲートである。
上記の各制御信号ＥＮ口Ｔｏ、［！Ｎ［ｌＴ１．ＥＮＰ
ＴＯ，ＥＮＰＴｌ、側ＰＤＯ，ＣＭＰＤ１．ＣＭＰＰＯ
，ＣＭＰＰＩは、前述したようにサービスプロセッサ２
４０から与えられるものであり、上記各制御信号の組み
合わせ例を第３図に示す。
ＴＯ，ＥＮＰＴｌ、側ＰＤＯ，ＣＭＰＤ１．ＣＭＰＰＯ
，ＣＭＰＰＩは、前述したようにサービスプロセッサ２
４０から与えられるものであり、上記各制御信号の組み
合わせ例を第３図に示す。
第３図において、ケースｌとケース２が本発明方式を実
施する際の各制御信号の設定例であり、ケース３とケー
ス４は従来技術で説明した方式と同じように一方のデー
タ処理装置がマスターとしてデータ及びパリティを出力
し、他方がチェッカーとしてデータとパリティとを比較
する方式を第２図のシステムで実現する際の各制御信号
の設定例であり、ケース５とケース６は試験１診断時に
ロックを外してデータ処理装置を１台ずつ動作させてテ
スト・プログラム等を実行させる際の各制御信号の設定
例である。なお、ケース５はデータ処理装置２１０オン
リーモード、ケース６はデータ処理装置２１１オンリー
モードである。以下、ケース１を例にして本発明の実施
例の動作を説明する。
施する際の各制御信号の設定例であり、ケース３とケー
ス４は従来技術で説明した方式と同じように一方のデー
タ処理装置がマスターとしてデータ及びパリティを出力
し、他方がチェッカーとしてデータとパリティとを比較
する方式を第２図のシステムで実現する際の各制御信号
の設定例であり、ケース５とケース６は試験１診断時に
ロックを外してデータ処理装置を１台ずつ動作させてテ
スト・プログラム等を実行させる際の各制御信号の設定
例である。なお、ケース５はデータ処理装置２１０オン
リーモード、ケース６はデータ処理装置２１１オンリー
モードである。以下、ケース１を例にして本発明の実施
例の動作を説明する。
第２図においてサービスプロセッサ２４０からの制御信
号ＥＮＤＴＯが”１”、制御信号ＥＮＤＴＩが′Ｏ″に
なることによって、トライ・ステート・ドライバー１３
０がイネーブル状態、トライ・ステート・ドライバー５
３０がディスエーブル状態となり、データ処理装置２１
０のデータ・アウト・レジスタ１５０のデータ部の内容
がシステム・バス２００に出力され、データ処理装置２
１１のデータ・アウト・レジスタ５５０のデータ部の内
容はシステム・バス２００に出力されないようになる。
号ＥＮＤＴＯが”１”、制御信号ＥＮＤＴＩが′Ｏ″に
なることによって、トライ・ステート・ドライバー１３
０がイネーブル状態、トライ・ステート・ドライバー５
３０がディスエーブル状態となり、データ処理装置２１
０のデータ・アウト・レジスタ１５０のデータ部の内容
がシステム・バス２００に出力され、データ処理装置２
１１のデータ・アウト・レジスタ５５０のデータ部の内
容はシステム・バス２００に出力されないようになる。
また、制御信号ＥＮＰＴＯが“０°、制御信号ＥＮＰＴ
Ｉが“ｌ：、、、＄なることによって、トライ・ステー
ト・ドライバー１３１がディスエーブル状態、トライ・
ステート・ドライバー５３１がイネーブル状態となり、
データ処理装置２１０のデータ・アウト・レジスタ１５
０のパリティ・ピントはシステム・バス２００に出力さ
れず、データ処理装置２１１のデータ・アウト・レジス
タ５５０のパリティ・ピントがシステム・バス２００に
出力されるようになる。更に、制御信号ＣＭＰＤＯが＠
Ｏ″″。
Ｉが“ｌ：、、、＄なることによって、トライ・ステー
ト・ドライバー１３１がディスエーブル状態、トライ・
ステート・ドライバー５３１がイネーブル状態となり、
データ処理装置２１０のデータ・アウト・レジスタ１５
０のパリティ・ピントはシステム・バス２００に出力さ
れず、データ処理装置２１１のデータ・アウト・レジス
タ５５０のパリティ・ピントがシステム・バス２００に
出力されるようになる。更に、制御信号ＣＭＰＤＯが＠
Ｏ″″。
制御信号ＣＭＰＤＩが“１′となることにより、アンド
・ゲート１２０が閉状態、アンド・ゲート５２０が開状
態となって、データ処理装置２１１のデータ・アウト・
レジスタ５５０のデータ部（システム・バス２００に出
力されないデータ部）とシステム・バス２００から取込
んだデータ部（データ処理装置２１０が送出したデータ
部）との比較を行なう比較回路５１０の出力が有効とな
り、制御信号ＣＭＰＰＯが“１゛。
・ゲート１２０が閉状態、アンド・ゲート５２０が開状
態となって、データ処理装置２１１のデータ・アウト・
レジスタ５５０のデータ部（システム・バス２００に出
力されないデータ部）とシステム・バス２００から取込
んだデータ部（データ処理装置２１０が送出したデータ
部）との比較を行なう比較回路５１０の出力が有効とな
り、制御信号ＣＭＰＰＯが“１゛。
制御信号ＣＭＰＰＩが“０°になることにより、アンド
・ゲート１２１が開状態、アンド・ゲート５２１が閉状
態となって、データ処理装置２１０のデータ・アウト・
レジスタ１５０のパリティ・ビット （システム・バス
２００に出力されないパリティ・ビット）とシステム・
バス２００から取込んだパリティ・ビット （データ処
理装置２１１が送出したパリティ。
・ゲート１２１が開状態、アンド・ゲート５２１が閉状
態となって、データ処理装置２１０のデータ・アウト・
レジスタ１５０のパリティ・ビット （システム・バス
２００に出力されないパリティ・ビット）とシステム・
バス２００から取込んだパリティ・ビット （データ処
理装置２１１が送出したパリティ。
ビット）との比較を行なう比較回路１１０の出力が有効
となる。即ち、ケースｌでは、データ処理装置２１０が
データ部をシステム・バス２００に出力して、内部のパ
リティ・ビットをシステム・バス２００のパリティ・ビ
ット （実はデータ処理装置２１１の出力）と比較し、
他方、データ処理装置２１１はパリティ・ビットをシス
テム・バス２００に出力して、内部のデータ部とシステ
ム・バス２００のパ’Ｊ ティ・ビット （実はデータ
処理装置２１０の出力）とを比較することになる。
となる。即ち、ケースｌでは、データ処理装置２１０が
データ部をシステム・バス２００に出力して、内部のパ
リティ・ビットをシステム・バス２００のパリティ・ビ
ット （実はデータ処理装置２１１の出力）と比較し、
他方、データ処理装置２１１はパリティ・ビットをシス
テム・バス２００に出力して、内部のデータ部とシステ
ム・バス２００のパ’Ｊ ティ・ビット （実はデータ
処理装置２１０の出力）とを比較することになる。
従って、データ処理装置２１０．２１１の何れか一方が
不正な動作を行ない、データ処理装置２１０のデータ・
アウト・レジスタ１５０のデータ部の値と、データ処理
装置２１１のデータ部の値とが相違すると、データ処理
装置２１１の比較回路５１０で不一致が検出され、その
不一致信号がアンド・ゲート５２０゜オア・ゲート５２
２．オア・ゲート１９０を介して、信号ＣＭＲＥＲとし
てサービスプロセッサ２４０に通知され、サービスプロ
セッサ２４０においてデータ処理袋２２１０．２１１の
エラーリカバリ処理が行なわれることになる。この場合
、システム・バス２００上にデータ処理装置２１１から
出力されたパリティ・ビットによってパリティ・エラー
が発生する確率は、第２図の実施例ではデータ８ビ７ト
について１ビツトのパリティが付加されているので、１
／２となり、システム・バス２００のデータを受信する
例えば記憶装置２２０があたかも正しいデータとして処
理する確率も１／２にすることができる。
不正な動作を行ない、データ処理装置２１０のデータ・
アウト・レジスタ１５０のデータ部の値と、データ処理
装置２１１のデータ部の値とが相違すると、データ処理
装置２１１の比較回路５１０で不一致が検出され、その
不一致信号がアンド・ゲート５２０゜オア・ゲート５２
２．オア・ゲート１９０を介して、信号ＣＭＲＥＲとし
てサービスプロセッサ２４０に通知され、サービスプロ
セッサ２４０においてデータ処理袋２２１０．２１１の
エラーリカバリ処理が行なわれることになる。この場合
、システム・バス２００上にデータ処理装置２１１から
出力されたパリティ・ビットによってパリティ・エラー
が発生する確率は、第２図の実施例ではデータ８ビ７ト
について１ビツトのパリティが付加されているので、１
／２となり、システム・バス２００のデータを受信する
例えば記憶装置２２０があたかも正しいデータとして処
理する確率も１／２にすることができる。
前記ケース２は、ケース１とは逆に、データ処理装置２
１１がシステム・バス２００上のデータ・ビットを分担
し、データ処理装置２１０がパリティ・ビットを分担す
る場合であり、データ処理装置２１０゜２１１の動作は
上述したケースｌと互いに反対となる。
１１がシステム・バス２００上のデータ・ビットを分担
し、データ処理装置２１０がパリティ・ビットを分担す
る場合であり、データ処理装置２１０゜２１１の動作は
上述したケースｌと互いに反対となる。
以上の実施例は、各データ処理装置内のデータが８ビツ
ト・、で、それに１ビツトのパリティが付加された例を
示したが、一般に本発明はｎｘｍビットのデータを扱い
、ｍビット毎に１ビツトのパリティを付加したデータ形
式のデータ処理装置に対して適用可能である。
ト・、で、それに１ビツトのパリティが付加された例を
示したが、一般に本発明はｎｘｍビットのデータを扱い
、ｍビット毎に１ビツトのパリティを付加したデータ形
式のデータ処理装置に対して適用可能である。
第４図はデータ部が３２ビツトで、その各８ピント毎に
１ビツトのパリティを付加したデータ形式のデータ処理
装置２１０″、２１１’ に本発明を通用したものであ
り、４００（１）、４０１（１）は１バイト目のデータ
とパリティを扱うシステム・バス・インタフェイス部、
４００（２）、４０１（２）は２バイト目のデータとパ
リティを扱うシステム・バス・インクフェイス部、４０
０（３）、４０１（３）は３バイト目のデータとパリテ
ィを扱うシステム・バス・インクフェイス部、４００（
４）、４０１（４）は４バイト目のデータとパリティを
扱うシステム・バス・インタフェイス部であり、各々第
２図に示したシステム・バス・インタフェイス部と同様
な構成を有するものである。また、システム・バス２０
０°は、１〜４バイト目のデータとパリティを伝える４
組のバスから構成されており、第１図のオア・ゲート１
９０に相当するオア・ゲート４１０には各システム・バ
ス・インタフェイス部における第１図のオア・ゲート１
２２に相当するオア・ゲートからの信号が加えられてい
る。このような構成では、何れかのデータ処理袋２２１
０’ 。
１ビツトのパリティを付加したデータ形式のデータ処理
装置２１０″、２１１’ に本発明を通用したものであ
り、４００（１）、４０１（１）は１バイト目のデータ
とパリティを扱うシステム・バス・インタフェイス部、
４００（２）、４０１（２）は２バイト目のデータとパ
リティを扱うシステム・バス・インクフェイス部、４０
０（３）、４０１（３）は３バイト目のデータとパリテ
ィを扱うシステム・バス・インクフェイス部、４００（
４）、４０１（４）は４バイト目のデータとパリティを
扱うシステム・バス・インタフェイス部であり、各々第
２図に示したシステム・バス・インタフェイス部と同様
な構成を有するものである。また、システム・バス２０
０°は、１〜４バイト目のデータとパリティを伝える４
組のバスから構成されており、第１図のオア・ゲート１
９０に相当するオア・ゲート４１０には各システム・バ
ス・インタフェイス部における第１図のオア・ゲート１
２２に相当するオア・ゲートからの信号が加えられてい
る。このような構成では、何れかのデータ処理袋２２１
０’ 。
２１１”で不正動作が行なわれたときに、システム・バ
ス２００゛上のデータ形式でパリティ・エラーが発生す
る確率は１５／１６となり、受信側で恰も正しいデータ
として処理される確率を１／１６にすることができる。
ス２００゛上のデータ形式でパリティ・エラーが発生す
る確率は１５／１６となり、受信側で恰も正しいデータ
として処理される確率を１／１６にすることができる。
以上説明したように、本発明は、ロックドプロセッサ方
式において、一方がデータ部を出力し、他方がパリティ
部を出力するように構成し、且つ、互いに出力しないデ
ータ部またはパリティ部を内部のデータ部またはパリテ
ィ部と比較することにより、従来と同様に１００％のエ
ラー検出率を達成しつつ、何れかのデータ処理装置で不
正動作が行なわれた際、バス上に出されたデータにパリ
ティ・エラーを発生させることができ、受信側で誤って
正しいデータとして処理される確率を低下させることが
できる。従って、不正動作時における再開始の可能性を
高めることができる効果がある。
式において、一方がデータ部を出力し、他方がパリティ
部を出力するように構成し、且つ、互いに出力しないデ
ータ部またはパリティ部を内部のデータ部またはパリテ
ィ部と比較することにより、従来と同様に１００％のエ
ラー検出率を達成しつつ、何れかのデータ処理装置で不
正動作が行なわれた際、バス上に出されたデータにパリ
ティ・エラーを発生させることができ、受信側で誤って
正しいデータとして処理される確率を低下させることが
できる。従って、不正動作時における再開始の可能性を
高めることができる効果がある。
第１図はデータ処理装置内のシステム、バス。
インタフェイス部の構成例を示す本発明の実施例のブロ
ック図、 第２図は本発明を適用したデータ処理装置を含むシステ
ム例のブロック図、 第３図は各種制御信号の設定例を示す図および、第４図
は本発明の別の実施例のブロック図である。 図において、１００．５００・・・パリティ・チェック
回路、１０１，５０１・・・パリティ発生回路、１５０
，５５０・・・データ・アウト・レジスタ、１１０，１
１１，５１０，５１１・・・比較回路、１５１．５５１
・・・データ・イン・レジスタ、１２０゜１２１．５２
０．５２１・・・アンド・ゲート、１２２，５２２．１
９０．４１０・・・オア・ゲート、１３０．１３１，５
３０．５３１・・・トライ・ステート・ドライバー、１
４０．１４１，５４０，５４１・・・レシーバ、２００
．２００’・・・システム・バス、２１０，２１１，２
１０“。 ２１１°・・・データ処理装置、２２０・・・記憶装置
、２３０．２３１・・・人出力制御袋！、２４０・・・
サービスプロセッサ。 本発明１通用するシステム例を示すブロック図第２図
ック図、 第２図は本発明を適用したデータ処理装置を含むシステ
ム例のブロック図、 第３図は各種制御信号の設定例を示す図および、第４図
は本発明の別の実施例のブロック図である。 図において、１００．５００・・・パリティ・チェック
回路、１０１，５０１・・・パリティ発生回路、１５０
，５５０・・・データ・アウト・レジスタ、１１０，１
１１，５１０，５１１・・・比較回路、１５１．５５１
・・・データ・イン・レジスタ、１２０゜１２１．５２
０．５２１・・・アンド・ゲート、１２２，５２２．１
９０．４１０・・・オア・ゲート、１３０．１３１，５
３０．５３１・・・トライ・ステート・ドライバー、１
４０．１４１，５４０，５４１・・・レシーバ、２００
．２００’・・・システム・バス、２１０，２１１，２
１０“。 ２１１°・・・データ処理装置、２２０・・・記憶装置
、２３０．２３１・・・人出力制御袋！、２４０・・・
サービスプロセッサ。 本発明１通用するシステム例を示すブロック図第２図
Claims (1)
- 【特許請求の範囲】 ２台のデータ処理装置を同一のバスに接続して同時に同
一の処理を実行せしめて動作チェックするロックドプロ
セッサ方式において、 前記２台のデータ処理装置の各々に、 データ処理装置内のパリティ付データのデータ部のみを
選択的に前記バスに出力する第１の選択手段と、 前記パリティ付データのパリティ部のみを選択的に前記
バスに出力する第２の選択手段と、前記バス上のデータ
部を受信し、該受信データ部と前記データ処理装置内の
パリティ付データのデータ部とを比較する第１の比較手
段と、 該第１の比較手段の有効、無効を制御する第１の制御手
段と、 前記バス上のパリティ部を受信し、該受信パリティ部と
前記データ処理装置内のパリティ付データのパリティ部
とを比較する第２の比較手段と、該第２の比較手段の有
効、無効を制御する第２の制御手段とを設け、且つ、 一方のデータ処理装置がデータ部を前記バスに出力する
ときには他方のデータ処理装置はパリティ部を前記バス
に出力するように前記第１および第２の選択手段が制御
され、更に、 各々のデータ処理装置は、前記バスに自らが出力しない
データ部もしくはパリティ部と、前記バス上のデータ部
もしくはパリティ部とを比較するように前記第１および
第２の制御手段が設定され、いずれかのデータ処理装置
で比較不一致が検出されたとき、いずれかのデータ処理
装置が不正動作をしたことを示す信号を発生するように
構成されたことを特徴とするロックドプロセッサ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126787A JPH0831049B2 (ja) | 1986-05-31 | 1986-05-31 | ロツクドプロセツサ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126787A JPH0831049B2 (ja) | 1986-05-31 | 1986-05-31 | ロツクドプロセツサ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62284438A true JPS62284438A (ja) | 1987-12-10 |
| JPH0831049B2 JPH0831049B2 (ja) | 1996-03-27 |
Family
ID=14943926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126787A Expired - Lifetime JPH0831049B2 (ja) | 1986-05-31 | 1986-05-31 | ロツクドプロセツサ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831049B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01297735A (ja) * | 1988-05-25 | 1989-11-30 | Nec Corp | マイクロプロセッサ |
| JPH04153838A (ja) * | 1990-10-18 | 1992-05-27 | Fujitsu Ltd | 二重化システムのエラーチェック回路 |
| JPH04111630U (ja) * | 1991-03-13 | 1992-09-29 | 横河電機株式会社 | マイクロプロセツサ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183437A (ja) * | 1983-03-21 | 1984-10-18 | セコイア・システムス・インコ−ポレ−テッド | コンピユ−タの自己検査回路 |
-
1986
- 1986-05-31 JP JP61126787A patent/JPH0831049B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183437A (ja) * | 1983-03-21 | 1984-10-18 | セコイア・システムス・インコ−ポレ−テッド | コンピユ−タの自己検査回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01297735A (ja) * | 1988-05-25 | 1989-11-30 | Nec Corp | マイクロプロセッサ |
| JPH04153838A (ja) * | 1990-10-18 | 1992-05-27 | Fujitsu Ltd | 二重化システムのエラーチェック回路 |
| JP2559531B2 (ja) * | 1990-10-18 | 1996-12-04 | 富士通株式会社 | 二重化システムのエラーチェック回路 |
| JPH04111630U (ja) * | 1991-03-13 | 1992-09-29 | 横河電機株式会社 | マイクロプロセツサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831049B2 (ja) | 1996-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |