JPS6087517A - 可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は９例えばディジタルビデオ信号の遅延に適用
される可変遅延回路に関する。

「背景技術とその問題点」 ディジタルビデオ信号の処理では、　Ｙ／Ｃ分離の際に
、クロマ分離用フィルタで生じる遅延を補償するための
遅延回路など種々の処理で遅延回路が用いられる。異な
った遅延量ごとに遅延回路のＩＣを構成することは、無
駄が多いので、可変遅延回路が構成される。しかし、デ
ータ幅が異なる場合や、データがビットスライス処理ぎ
わでいるものとそうでないものなどのデータ形式が異な
る場合には、対応することができなかった。ビットスラ
イス処理は、データの上位ビットはど遅延量が大きくな
るように遅延させる処理であって９乗算や加算などの演
算をディジタルビデオデータのような高速データについ
ても安定に行なうことを可能とするものである。データ
をビットスライスモードにするＯこは、」−位ビットは
ど大きい遅延量をデータに与える可変遅延回路が必要と
なる。

「発明の目的」 したがって、この発明は、データ幅の異なるデータ或い
はデータ形式の異なるデータの何乙にも対応することが
できる汎用性のある可変遅延回路の提供を目的とするも
のであ乞。

「発明の概要」 この発明は、ｌビットのディジタル入力信号が供給さｎ
単位遅延段が複数段直列接続ぎ２ｔたシフトレジスタと
選択信−３・形成回路とシフトレジスタから取り出ぎわ
だ複数の遅延時間の異なる出方信号から選択信号形成回
路からの選択信号に応じて一つの信号を選択Ｔる信号選
択回路とＰ有Ｔる可変遅延回路が少なくとも２細膜けら
第１た可変遅延回路である。この発明は、第１の入力信
号が供給ざＩｌ、る第１の可変遅延回路の最終単位遅延
段の出力が第１の切換回路の第１の入力端子に接続２７
’Ｌ・第１の切換回路の第２の入力端子には、第２の入
力信号が供給ぎ２するようになぎｎ、゛第１の切換回路
の出力端子は、第２の可変遅延回路の初段の単位遅延段
の入力側に接続ぎオｔ、初段の単位遅延段の出力側が第
２の切換回路の第１の入力端子に接続さｎ、第２の切換
回路の第２の入力端子Ｇこは。

第２の入力信号が供給ぎｎるようになされ、第２の切換
回路の出力端子は、第２の単位遅延段の入力側Ｇこ接続
さｎ、共通の選択信号形成回路よりの共通の選択信号に
より、第１及び第２の可変遅延回路に設けらｎた信号選
択回路を制御するようＧこなざｎ、第１及び第２の切換
回路の切換状態を制御することにより、出力信号を制御
するようにした可変遅延回路である。

して説明する。この一実施例は、データ幅が１ビツトで
２ｎ段の可変遅延回路と、データ幅が２ビツトでｎ段の
可変遅延回路と、２ビツトの入力データを１ビツトスラ
イスのビットスライスデータに変換する可変遅延回路と
の３通りの機能を有するものである。また、この一実施
例は、　ＣＭＯＳを用いたＩＣの構成とぎ才１ている。

第１図において、１１は、ｎ段のレジスタＲ１＋Ｒ２，
・・・・・・Ｒｒｌ　−１＋　Ｒｎが直列接続されたシ
フトレジスタである。このシフトレジスタ１１には。

入力端子１から１ビツトの入力データ■。が供給ぎれる
。このシフトレジスタ１１の各レジスタのｎ個の出力が
セレンタブ１フツク１２に供給さｌする。

このセレクタブロック１２は、デコーダブロック１３か
らのｎビットの選択信号に対応するｎ個のシフトレジス
タ１１の出力信号″のうちの１個を選択して出力するも
のである。

シフトレジスタ１１の最終段のレジスタＲｎの出力が第
１のセレクタ３の＠１の入力端子に接続Ｅ　’ｎ、　、
　コのセレクタ３の第２の入力端子に入力端子２から１
ビツトの入力データ■１　が供給さｎるようＧこＦｎす
る。セレクタ３の出力端子は、レジスタＲｎ＋１の入力
側に接続す２１．このレジスタＲｎ＋１の出力側が第２
のセレクタ５の一方の入力端子に接続キ２１．このセレ
クタ５の第２の入力端子に入力端子２からの入力データ
■□が供給ぎ第１るようになぎｎる、。セレクタ３は、
端子４からのモード切換信号によって、２つの入力信号
の一方を選択して出力信号とし、セレクタ５は、端子６
からのビットスライスモード［２Ｊ換信号によって。

２つの入力信号の一方を選択して出力信号とする。

セレクタ５の出力信号は、シフトレジスタ２１のレジス
タＲｎ＋２Ｇこ供給２　、ｌ−Ｌる。シフトレジスタ２
１は、レジスタＲｎ＋　２＋　’Ｒｎ　＋３　＋　””
”、Ｒ２Ｔｌ　−１＋Ｒ２ｎの（ｎ−１）段のものであ
る。レジスタ＼Ｒｎ＋１の出力信号とレジスタＲｎ　＋
２１　Ｂ。＋３．・・・・。

Ｒ２Ｈの夫々の出力信号とがセレクタブロック２２に供
給される。セレクタブロック２２は、デコーダブロック
１３からの選択信号Ｇこよって、ｎ個の信号のうちの１
個の信号を選択して出力する。

セレクタブロック１２及び１３は、共通の選択信号で制
御され、出力として選択ぎちる入力の位置は、互いに同
一となる。

セレクタブロック１２のｌ］４力信号がセレクタ７の一
方の入力端子及びセレクタ８の一方の入力端子に供給さ
れる。このセレクタ７の他方の入力端子には、セレクタ
ブロック２２の出方信号が供給される。セレクタ７の出
力口゛号がセレクタ８の他方の入力端子に供給？　２す
る。セレクタ７は、デコーダブロック１３の出力に取り
出ざｎる最上位ビットによって制御され、セレクタ８は
、端子４がらのモード切換信−ひによって制御ざｎる。

このセレクタ８の出力６号が入力データエ０と対応する
出力データ０゜として出力端子９に取り出ぎｎる。

セレクタブロック２２の出力信号が入力データエ１と対
応する出力データ０．として出力端子１ｏに取り出？ｌ
！スする。

上述の構成を有するこの一実施例において、端子４から
のモード切換９号が。、端子６がらのビットスライスモ
ード切換信号が０の時には、セレクタ３がシフトレジス
タ１１のレジスタＲｎの出力信号を選択し、セレクタ５
がレジスタＲ１１＋１の出力信号を選択し、セレクタ８
がセレクタ７の出力信号を選択する。この時の等価回路
を第２図Ａに示Ｔ。入力端子１からの入力データ■ｏが
シフトレジスタ１１．１２及びレジスタＲｎ＋１からな
る２ｎ段のレジスタの直列接続Ｇこ供給さイ１．このレ
ジスタの夫々の２ｎ個の出力がセレクタブロック２５に
供給さｎ、このセレクタブロック２５がデコーダブロッ
ク１３からの選択信号に応じて２ｎ個のうちの１個を選
択して出力端子９に出力データＯ６とじて導く。このセ
レクタブロック２５は、セレクタブロック１２．２２及
びセレクタ７゜８′ｆｒ：含むものである。この第２図
Ａから明かなように、データ幅が１ビツトで２ｎ段の可
変遅延回路分実現することができる。

また、端子４からのモード切換信号が１．端子６からの
ビットスライスモード切換信号が１の時には、セレクタ
３が入力データエ□を選択し、セレクタ５がレジスタＲ
ｎ＋１の出力信号企選択し。

セレクタ８がセレクタブロック１２の出力信号な選択す
る。したがって、この時の等価回路を示す第２図Ｂから
明かなように、入力データ■。がシフトレジスタ１１に
供ｍ　Ｆ：５２Ｎ、シフトレジスタ１１により、１段か
らｎ段までの間の所定量の遅延がなされたデータがセレ
クタブロック１２で選択ぎわ、セレクタ８を介して出力
端子９に出力データＯｏとして取り出されると共に、入
力データ■、がセレクタ３．レジスタＲｎ＋１及びセレ
クタ５を介して（ｎ　−１）段のシフトレジスタ２１に
供給ぎわ、レジスタＲｎ＋１及びシフトレジスタ２１に
より１段からｎ段までの間の所定量の遅延がなされたデ
ータがセレクタブロック２２で１ａｆＲぎれ、出力端子
１０に出力データ０１として取り出さｎる。このように
、データ幅が２ビツト幅の人力データＩｏ＋１１　を等
しく所定量遅延させて。

出力端子９．１０に出力データ０゜、０１として取り出
ずことができる。

更に、端子４からのモード切換信号が１で、端子６から
のビットスライスモード切換信号が１の時には、セレク
タ３及びセレクタ５が入力データ■１を選択する。した
がって入力データ■。は。

シフトレジスタ１１に供給さｎ、セレクタブロック１２
で選択キ２１．出力端子９に出力データＯ８とじて取り
出ぎわ、入力データ■□は、レジスタＲ４１＋１を介キ
ないでシフトレジスタ２１に供給ぎわ、セレクタブロッ
ク２２で選択’２”ｎ１ｌｉ力端子１０に出力データ０
１として取り出ざちる０セレクタブロツク１２及び２２
は、デコーダブロック１３からの共通の選択信号により
制御ｐｒｂるので、入力データ■。の方が入力データ■
１　より遅延量が１段大きいものとなる。入力データエ
。を上位のビットとすわば、１ビツトスライスの処理が
なぎｎたデータ形式の出力データご形成することができ
る。また、入力データがビットスライス処理ぎわだもの
であわば、ビットスライス処理がぎわでいない出力デー
タを形成することもできる。

但し、この場合には、入力端子２に上位ビットが供給ぎ
ｎる。

上述の一実施例では、データ幅が１ビツトとしているが
、データ幅が複数ピッ）Ｂの場合には。

ヒツト数Ｂと等しい数のシフトレジスタ１１゜２１、レ
ジスタＲ１よ＋１．セレクタブロック１２゜２２を並列
に設はイｔば良い○ にしても良い。例えば（Ｐ　＝　’８　）とすると、２
ｍ段×Ｂビット＋　ｎ　ｅｘ　Ｘ　Ｊ３ピッＦ　＋　Ｖ
　＆　Ｘ　４　Ｂビット。

７段×８１３ビットの複数の遅延段数の構成とでき。

更に、ビットスライスを加味することかできる。

上述の一実施例にお（・ジるセレクタブロック１２゜２
２及びデコーダブロック１３は、ディジタ／ｌ／ビデオ
信号のような１・、ｈ速のデータの処理を行なうために
、バイブライン処理が施ぎｎた構成が好ましい。−例と
して、（月に１６）の時に、シフトレジスタ１１１セレ
クタブロツク１２及びデコーダブロック１３Ｇこパイプ
ライン処理分施した構成を第３図に示Ｔ。（１］し、簡
４２．のため１選択信号の最上位ビット２力（【視する
。

第３図に示すように、１６段のレジスタＲ１゜Ｒ２，・
・・・・・＋　Ｉ（４５１Ｒ１６で構成ざ２１．図示せ
ずも、入力データのサンプリングクロンクと同期シタク
フトバルスが供給ぎイするシフトレジスタ１１に直列の
入力データが供給キ第１．レジスタＲ１〜Ｒ＋ａの段間
及びレジスタＲ１６の出力側から１６個の出力信号が取
り出される。この１６個の出力信号の４個ずつの出力信
号がセレクタブロックツク１２のセレクタ３１．３２．
３３．３４に供給ぎ２′Ｌる０つまり、レジスタＲ，〜
Ｒ７の直列接続の段間から取り出ぎ第１た４個の出力信
号がセレクタ３１に供給さス１．レジスタＲ５〜Ｒ９の
直列接続の段間から取り出された４個の出力信号がセレ
クタ３２Ｇこ供給２　ｒｔ　、レジスタＲ９〜Ｒ１３の
直列接続の段間から取り出’２ｎた４個の出力信号がセ
レクタ３３に供給され、レジスタｌ（，３〜１（１６の
直列接続の段間から取り出ｇｏた４個の出力信号がセレ
クタ３４に供給される。

セレクタ３１，３２，３３．３４は、夫々４個の入力の
うち１個を選択して出力するものである。

これらのセレクタ３１〜３４の出力がレジスタＲ２１＋
　Ｒ２２＋　Ｒ２３＋　Ｒ２４に供給’ｇｉｎる。こち
らのレジスタＲ２１”Ｒ２４の夫々の出力がセレクタ３
５に供給される。このセレクタ３５は、４（［７）入力
のうちの１個を選択して出力するもので、セレクタ３５
の出力がレジスタＲ２５に供給ぎｎる。

このレジスタＲ２５から入力に対して所定のクロック周
期の遅延をイｆする出力データが取り！Ｂぎｎる。

デコーダブロック１３には、４ピントの選択信号が供給
ぎｎ、そのうちの下位２ビン）Ｓ、。

Ｓ２がレジスタ４１を介してデコーダ４２に供給ぎ１１
．４ビツトの選択信”υ゛Ｐ１〜Ｐ４に変換キｎる。こ
の選択６号Ｐ１〜Ｐ４がレジスタ４３に供給される。選
択信ぞ・の上位２ビットＳ３．Ｓ４がレジスタ４４を介
してデコーダ４５に供給ざｎ。

４ビツトの選択信号’Ｑｌ−Ｑ４に変換ぎｎる。このデ
コーダ４５の出力がレジスタ４６を介してレジスタ４γ
にａ（給ぎオｔ７１゜レジスタ４３がらの選択ｍ　号Ｐ
　Ｈ〜Ｐ４によって、セレクタ３１．３２゜３３．３４
が制御さオル。レジスタ４７がらの選択信号Ｑ１〜Ｑ４
によって、セレクタ３５が制御ぎｎる。

第４図は、デコーダ４２の一例の構成’Ｅ　示す。

ＡＮＤゲート５１，５２，５３．５４が設けら２１　。

ＡＮＤゲート５１に選択信号の２ビツトＳ１及びＳ２が
供給ぎｎ、ＡＮＤゲート５２に呵及びＳ２が供給Ｆ！’
Ｌ、ＡＮＤゲート５３にＳＩ及び活が供給され、ＡＮＤ
ゲート５４に汀及びＣが供給ぎちる。したがって、デコ
ーダ４２の出力に取り出される選択信号Ｐ、〜Ｐ４は、
そのうちの１ビツトが１で他の全てのビットがＯのもの
である。

第５図は、セレクタ３１の一例の構成を示す。

４個のＡＮＤゲート５５．５６，５７．５８の夫々の一
方の入力端子にシフトレジスタ１１のレジスタＲ１〜Ｒ
４の出力Ｘ１１Ｘ２−　３１Ｘ４　が供給され、夫々の
他方の入力端子Ｇこデコーダ４２で形成さ第１た選択信
号Ｐ工〜Ｐ４がレジスタ４３から供給ぎｎる。ＡＮＤゲ
ート５５〜５８の出力がＯＲゲート５９に供給ぎわ、こ
のＯＲゲート５９から出力信号Ｙが取り出さ２する。選
択信号Ｐ１〜Ｐ４により、４個のＡＮＤゲート５５〜５
８のうちの１個を通じて、ｘ１〜ｘ４のうちの１個が出
力信号Ｙとして取り出ぎ第１る。

デコーダ４５は１図示せずも、第４図Ｇこ示すものと同
様の構成とＦｎる。セレク□り３２．３３゜３４．３５
は９図示せずも第５図に示すものと同様の構成とされる
。選択信号の下位２ピツ）Ｓ工。

Ｓ２に応じて選択されたシフトレジスタ１１の出力信号
がセレクタ３１．３２．３３．３４から取り出される。

また９選択信号の上位２ピツ）Ｓｓ・Ｓ４即ちデコーダ
４５で形成された選択信号Ｑ１〜Ｑ４に応じてセレクタ
３１〜３４の出力信号のうちの１個をセレクタ３５が選
択する。したがって、シフトレジスタ１１からの１６個
の出力信号のうちの選択信号Ｓ□〜Ｓ４と対応する１個
が出力信号として取り出キ２する。

選択信号８１〜Ｓ４が全てＯの時は、レジスタＲ□から
セレクタ３１．レジスタＲ２１，セレクタ３５、レジス
タＲ２Ｂまでに至るパスな介して入力データが取り出’
Ｊ１１．．．ｌ　したがって、最小遅延量が３段のレジ
スタとなる。選択信号Ｓ１〜Ｓ４が全て１の時は、シフ
トレジスタ１１のレジスタＲ□〜Ｒ１６，セレクタ３４
．レジスタＲ２４，セレクタ３５．レジスタＲ２５まで
に至るパスを介して入力データが取り出２０．したがっ
て、最大遅延量が１８段のレジスタとなる。この３段か
ら１８段の範囲で選択信号８１〜Ｓ４により所定の遅延
量が設定ぎｎる。

この例では、セレクタ３１〜３５の夫々の入力側及び出
力側にレジスタが設けられると共に、デコーダ４２及び
４５の夫々の入力側及び出力側にレジスタが設けらｎて
いる。デコーダ４５の出力側に１段でなく２段のレジス
タ４６．４７が接続されるのは、レジスタＲ２１、’Ｒ
２２，Ｒ２３，Ｒ２，で生じる遅ｎを補償するためであ
る。このようなパイプライン処理により、セレクタブロ
ック１２とデコーダブロック１３におけるゲート遅延の
影響２少なくでき、ディジタルビデオ信号のような高速
なデータの場合でも、各クロックごとに、遅延量を選択
することができる。

「発明の効果」 この発明に依ｎば、遅延１社がプログラマブルな可変遅
延回路であって、データ幅が異なる場合や。

ビット間で遅延量が異なるデータ形式に対応することが
できる汎用１’Ｊユに優２ｔた可変遅延回路を実現する
ことができる。したがって、この発明は。

ＩＣ化に好適な可変遅延回路を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の各モードの説明に用いるブロック図
、第３図、第４図及び第５図はこの発明の一実施例の一
部の具体的構成な示すブロック図である。 １．２・・・・・・入力端子、９．１０・・・・・・出
力端子。 １１．２１・・・・・シフトレジスタ、１３・・・・・
・デコーダブロック。 代理人　杉　浦　正　知

Claims (1)

【特許請求の範囲】
1. ｌビットのディジタル入力信号が供給され単位遅延段が
   複数段直列接続されたシフトレジスタと選択信号形成回
   路と上記シフトレジスタから取り出ぎｎた複数の遅延時
   間の異なる出力信号から上記選択信号形成回路からの選
   択信号に応じて一つ　３の信号を選択する信号選択回路
   とを有する可変遅延回路が少なくとも２偏設けらｒＬ、
   第１の入力信号が供給ｐｒする第１の遅延回路の最終単
   位遅延段の出力が第１の切換回路の第１の入力端子に接
   続２１１”Ｌ、この第１の切換回路の第２の入力端子に
   は第２の入力信号が供給Ｆ　ｎるようになぎｎ、この第
   １の切換回路の出力端子は、第２の可変遅延回路の初段
   の単位遅延段の入力側に接続ぎわ、上記初段の単位ｄ延
   設の出力側が第２の切換回路の第１の入力端子に接続２
   １１Ｌ　、この第２の切換回路の第２の入力端子には上
   記第２の入力信号が供給ざｎるようになもＬ上記第２の
   切換回路の出力端子は、第２の単位遅延段の入力側に接
   続さｎ、共通の選択信号形成回路よりの共通の選択信号
   により、上記第１及び第２の可変遅延回路に設けら第１
   た信号選択回路を制御するようになざ２ｔ、上記第１及
   び第２の切換回路の切換状態を制御することにより、出
   力信号を制御するようＧこした可変遅延回路。